Verilog-ModelSim-Practices

⚡ Verilog & FPGA Modelleri (ModelSim Pratikleri)

Selamlar! 👋 Bu depoda, FPGA ve Dijital Mantık Tasarımı (Digital Logic Design) öğrenme sürecimde ModelSim ortamında geliştirdiğim Verilog HDL modüllerim ve testbench (simülasyon) kodlarım yer alıyor.

Donanım tanımlama dilinin (HDL) mantığını anlamak, saat sinyali (clock) senkronizasyonunu deneyimlemek ve simülasyon zamanlamalarını gözlemlemek amacıyla bu pratikleri hazırladım.

---

🛠️ Tasarladığım Modüller & Öğrendiklerim

1. Simple PWM Generator & Testbench (Ders2.v / Ders2_tb.v)

• $8$-bitlik sayaç verisine göre sinyal üreten temel PWM modülü.
• counter < 128 kontrolü ile %50 duty cycle çıkış elde edilmesi ve repeat döngülü testbench yapısı.

2. D-Flip-Flop Zinciri / Shift Register (Ders1.v / Ders1_tb.v)

• Saat sinyalinin yükselen kenarında (posedge clk) veriyi bir sonraki aşamaya aktaran ardışık (sequential) mantık yapısı.
• b <= a, c <= b, d <= c hatlarıyla veri kaydırma ve çıkış üretimi.

---

📁 Dosya Yapısı

• Ders2.v / Ders2_tb.v ➔ PWM Modülü ve Testbench
• Ders1.v / Ders1_tb.v ➔ D-Flip-Flop zinciri ve simülasyonu

---

FPGA ve donanım tasarımı yolculuğuna devam! 🚀