From 93d952ccf3850d957e9572c6d291025ae811b846 Mon Sep 17 00:00:00 2001 From: lsj <1687892787@qq.com> Date: Fri, 16 Oct 2026 16:11:33 +0800 Subject: [PATCH] add Simplified Chinese edition and navigation --- README.md | 94 ++-- en/README.md | 4 +- en/appendix/glossary.md | 496 +++++++++--------- ja/README.md | 4 +- ja/appendix/glossary.md | 496 +++++++++--------- ko/README.md | 4 +- ko/appendix/glossary.md | 496 +++++++++--------- .../0-before-you-start/00-overview/README.md | 147 ++++++ .../01-how-a-fab-works/README.md | 158 ++++++ zh-CN/0-before-you-start/README.md | 14 + .../02-transistor-basics/README.md | 143 +++++ .../1-fundamentals/03-sand-to-wafer/README.md | 125 +++++ zh-CN/1-fundamentals/README.md | 14 + .../04-lithography/README.md | 161 ++++++ .../2-process-modules/05-thin-films/README.md | 154 ++++++ zh-CN/2-process-modules/06-etching/README.md | 134 +++++ .../07-ion-implantation/README.md | 130 +++++ zh-CN/2-process-modules/08-cmp/README.md | 137 +++++ zh-CN/2-process-modules/09-cleaning/README.md | 133 +++++ .../10-metallization/README.md | 143 +++++ zh-CN/2-process-modules/README.md | 21 + .../11-cmos-process-flow/README.md | 126 +++++ .../12-advanced-transistors/README.md | 125 +++++ zh-CN/3-integration/13-memory/README.md | 130 +++++ .../3-integration/14-process-nodes/README.md | 117 +++++ zh-CN/3-integration/README.md | 16 + .../15-metrology/README.md | 128 +++++ .../16-yield-analysis/README.md | 135 +++++ .../17-process-control/README.md | 126 +++++ .../18-abnormality-handling/README.md | 123 +++++ zh-CN/4-yield-and-quality/README.md | 16 + zh-CN/5-backend/19-wafer-test/README.md | 124 +++++ zh-CN/5-backend/20-packaging/README.md | 124 +++++ .../5-backend/21-advanced-packaging/README.md | 126 +++++ .../22-final-test-and-reliability/README.md | 128 +++++ zh-CN/5-backend/README.md | 16 + .../6-beyond-the-fab/23-fab-systems/README.md | 157 ++++++ .../24-process-and-firmware/README.md | 126 +++++ zh-CN/6-beyond-the-fab/README.md | 14 + zh-CN/README.md | 183 +++++++ zh-CN/appendix/README.md | 13 + zh-CN/appendix/fab-jargon.md | 89 ++++ zh-CN/appendix/further-reading.md | 107 ++++ zh-CN/appendix/glossary.md | 264 ++++++++++ zh-TW/README.md | 2 +- zh-TW/appendix/glossary.md | 494 ++++++++--------- 46 files changed, 5172 insertions(+), 1045 deletions(-) create mode 100644 zh-CN/0-before-you-start/00-overview/README.md create mode 100644 zh-CN/0-before-you-start/01-how-a-fab-works/README.md create mode 100644 zh-CN/0-before-you-start/README.md create mode 100644 zh-CN/1-fundamentals/02-transistor-basics/README.md create mode 100644 zh-CN/1-fundamentals/03-sand-to-wafer/README.md create mode 100644 zh-CN/1-fundamentals/README.md create mode 100644 zh-CN/2-process-modules/04-lithography/README.md create mode 100644 zh-CN/2-process-modules/05-thin-films/README.md create mode 100644 zh-CN/2-process-modules/06-etching/README.md create mode 100644 zh-CN/2-process-modules/07-ion-implantation/README.md create mode 100644 zh-CN/2-process-modules/08-cmp/README.md create mode 100644 zh-CN/2-process-modules/09-cleaning/README.md create mode 100644 zh-CN/2-process-modules/10-metallization/README.md create mode 100644 zh-CN/2-process-modules/README.md create mode 100644 zh-CN/3-integration/11-cmos-process-flow/README.md create mode 100644 zh-CN/3-integration/12-advanced-transistors/README.md create mode 100644 zh-CN/3-integration/13-memory/README.md create mode 100644 zh-CN/3-integration/14-process-nodes/README.md create mode 100644 zh-CN/3-integration/README.md create mode 100644 zh-CN/4-yield-and-quality/15-metrology/README.md create mode 100644 zh-CN/4-yield-and-quality/16-yield-analysis/README.md create mode 100644 zh-CN/4-yield-and-quality/17-process-control/README.md create mode 100644 zh-CN/4-yield-and-quality/18-abnormality-handling/README.md create mode 100644 zh-CN/4-yield-and-quality/README.md create mode 100644 zh-CN/5-backend/19-wafer-test/README.md create mode 100644 zh-CN/5-backend/20-packaging/README.md create mode 100644 zh-CN/5-backend/21-advanced-packaging/README.md create mode 100644 zh-CN/5-backend/22-final-test-and-reliability/README.md create mode 100644 zh-CN/5-backend/README.md create mode 100644 zh-CN/6-beyond-the-fab/23-fab-systems/README.md create mode 100644 zh-CN/6-beyond-the-fab/24-process-and-firmware/README.md create mode 100644 zh-CN/6-beyond-the-fab/README.md create mode 100644 zh-CN/README.md create mode 100644 zh-CN/appendix/README.md create mode 100644 zh-CN/appendix/fab-jargon.md create mode 100644 zh-CN/appendix/further-reading.md create mode 100644 zh-CN/appendix/glossary.md diff --git a/README.md b/README.md index 60998e7..cf9beaf 100644 --- a/README.md +++ b/README.md @@ -2,13 +2,13 @@ A silicon wafer covered with dies -# 半導體製造概論
Introduction to Semiconductor Manufacturing +# 半导体制造概论
Introduction to Semiconductor Manufacturing -## [繁體中文](zh-TW/README.md) ｜ [English](en/README.md) ｜ [日本語](ja/README.md) ｜ [한국어](ko/README.md) +## [简体中文](zh-CN/README.md) ｜ [繁體中文](zh-TW/README.md) ｜ [English](en/README.md) ｜ [日本語](ja/README.md) ｜ [한국어](ko/README.md) [![License: CC BY-NC-SA 4.0](https://img.shields.io/badge/License-CC%20BY--NC--SA%204.0-lightgrey.svg)](LICENSE) ![Chapters](https://img.shields.io/badge/chapters-25-blue.svg) -![Languages](https://img.shields.io/badge/languages-zh--TW%20%7C%20en%20%7C%20ja%20%7C%20ko-red.svg) +![Languages](https://img.shields.io/badge/languages-zh--CN%20%7C%20zh--TW%20%7C%20en%20%7C%20ja%20%7C%20ko-red.svg) [![Contributions welcome](https://img.shields.io/badge/contributions-welcome-brightgreen.svg)](CONTRIBUTING.md) @@ -21,71 +21,71 @@ An open, beginner-friendly book that follows one silicon wafer from sand, throug ### 第 0 部　開始之前 · Part 0: Before You Start · 第 0 部　はじめる前に · 제0부 시작하기 전에 -| 章 | 繁體中文 | English | 日本語 | 한국어 | -|:---:|---|---|---|---| -| 0 | [半導體製造全景](zh-TW/0-before-you-start/00-overview/README.md) | [The Big Picture](en/0-before-you-start/00-overview/README.md) | [半導体製造の全体像](ja/0-before-you-start/00-overview/README.md) | [반도체 제조의 전체 그림](ko/0-before-you-start/00-overview/README.md) | -| 1 | [晶圓廠如何運作](zh-TW/0-before-you-start/01-how-a-fab-works/README.md) | [How a Fab Works](en/0-before-you-start/01-how-a-fab-works/README.md) | [ファブの仕組み](ja/0-before-you-start/01-how-a-fab-works/README.md) | [팹은 어떻게 돌아가는가](ko/0-before-you-start/01-how-a-fab-works/README.md) | +| 章 | 简体中文 | 繁體中文 | English | 日本語 | 한국어 | +| :---:|---|---|---|---|---| +| 0 | [半导体制造全景](zh-CN/0-before-you-start/00-overview/README.md) | [半導體製造全景](zh-TW/0-before-you-start/00-overview/README.md) | [The Big Picture](en/0-before-you-start/00-overview/README.md) | [半導体製造の全体像](ja/0-before-you-start/00-overview/README.md) | [반도체 제조의 전체 그림](ko/0-before-you-start/00-overview/README.md) | +| 1 | [晶圆厂如何运行](zh-CN/0-before-you-start/01-how-a-fab-works/README.md) | [晶圓廠如何運作](zh-TW/0-before-you-start/01-how-a-fab-works/README.md) | [How a Fab Works](en/0-before-you-start/01-how-a-fab-works/README.md) | [ファブの仕組み](ja/0-before-you-start/01-how-a-fab-works/README.md) | [팹은 어떻게 돌아가는가](ko/0-before-you-start/01-how-a-fab-works/README.md) | ### 第 1 部　基礎 · Part 1: Fundamentals · 第 1 部　基礎 · 제1부 기초 -| 章 | 繁體中文 | English | 日本語 | 한국어 | -|:---:|---|---|---|---| -| 2 | [從物理到電晶體](zh-TW/1-fundamentals/02-transistor-basics/README.md) | [From Physics to Transistors](en/1-fundamentals/02-transistor-basics/README.md) | [物理からトランジスタへ](ja/1-fundamentals/02-transistor-basics/README.md) | [물리에서 트랜지스터까지](ko/1-fundamentals/02-transistor-basics/README.md) | -| 3 | [從沙子到晶圓](zh-TW/1-fundamentals/03-sand-to-wafer/README.md) | [From Sand to Wafer](en/1-fundamentals/03-sand-to-wafer/README.md) | [砂からウェーハへ](ja/1-fundamentals/03-sand-to-wafer/README.md) | [모래에서 웨이퍼까지](ko/1-fundamentals/03-sand-to-wafer/README.md) | +| 章 | 简体中文 | 繁體中文 | English | 日本語 | 한국어 | +| :---:|---|---|---|---|---| +| 2 | [从物理到晶体管](zh-CN/1-fundamentals/02-transistor-basics/README.md) | [從物理到電晶體](zh-TW/1-fundamentals/02-transistor-basics/README.md) | [From Physics to Transistors](en/1-fundamentals/02-transistor-basics/README.md) | [物理からトランジスタへ](ja/1-fundamentals/02-transistor-basics/README.md) | [물리에서 트랜지스터까지](ko/1-fundamentals/02-transistor-basics/README.md) | +| 3 | [从沙子到晶圆](zh-CN/1-fundamentals/03-sand-to-wafer/README.md) | [從沙子到晶圓](zh-TW/1-fundamentals/03-sand-to-wafer/README.md) | [From Sand to Wafer](en/1-fundamentals/03-sand-to-wafer/README.md) | [砂からウェーハへ](ja/1-fundamentals/03-sand-to-wafer/README.md) | [모래에서 웨이퍼까지](ko/1-fundamentals/03-sand-to-wafer/README.md) | ### 第 2 部　製程模組 · Part 2: Process Modules · 第 2 部　プロセスモジュール · 제2부 공정 모듈 -| 章 | 繁體中文 | English | 日本語 | 한국어 | -|:---:|---|---|---|---| -| 4 | [微影](zh-TW/2-process-modules/04-lithography/README.md) | [Lithography](en/2-process-modules/04-lithography/README.md) | [リソグラフィ](ja/2-process-modules/04-lithography/README.md) | [리소그래피](ko/2-process-modules/04-lithography/README.md) | -| 5 | [薄膜](zh-TW/2-process-modules/05-thin-films/README.md) | [Thin Films](en/2-process-modules/05-thin-films/README.md) | [薄膜](ja/2-process-modules/05-thin-films/README.md) | [박막](ko/2-process-modules/05-thin-films/README.md) | -| 6 | [蝕刻](zh-TW/2-process-modules/06-etching/README.md) | [Etching](en/2-process-modules/06-etching/README.md) | [エッチング](ja/2-process-modules/06-etching/README.md) | [식각](ko/2-process-modules/06-etching/README.md) | -| 7 | [離子佈植與熱處理](zh-TW/2-process-modules/07-ion-implantation/README.md) | [Ion Implantation and Thermal Processing](en/2-process-modules/07-ion-implantation/README.md) | [イオン注入と熱処理](ja/2-process-modules/07-ion-implantation/README.md) | [이온 주입과 열처리](ko/2-process-modules/07-ion-implantation/README.md) | -| 8 | [CMP](zh-TW/2-process-modules/08-cmp/README.md) | [CMP](en/2-process-modules/08-cmp/README.md) | [CMP](ja/2-process-modules/08-cmp/README.md) | [CMP](ko/2-process-modules/08-cmp/README.md) | -| 9 | [清洗與污染控制](zh-TW/2-process-modules/09-cleaning/README.md) | [Cleaning and Contamination Control](en/2-process-modules/09-cleaning/README.md) | [洗浄と汚染管理](ja/2-process-modules/09-cleaning/README.md) | [세정과 오염 관리](ko/2-process-modules/09-cleaning/README.md) | -| 10 | [金屬化](zh-TW/2-process-modules/10-metallization/README.md) | [Metallization](en/2-process-modules/10-metallization/README.md) | [メタライゼーション](ja/2-process-modules/10-metallization/README.md) | [금속 배선](ko/2-process-modules/10-metallization/README.md) | +| 章 | 简体中文 | 繁體中文 | English | 日本語 | 한국어 | +| :---:|---|---|---|---|---| +| 4 | [光刻](zh-CN/2-process-modules/04-lithography/README.md) | [微影](zh-TW/2-process-modules/04-lithography/README.md) | [Lithography](en/2-process-modules/04-lithography/README.md) | [リソグラフィ](ja/2-process-modules/04-lithography/README.md) | [리소그래피](ko/2-process-modules/04-lithography/README.md) | +| 5 | [薄膜](zh-CN/2-process-modules/05-thin-films/README.md) | [薄膜](zh-TW/2-process-modules/05-thin-films/README.md) | [Thin Films](en/2-process-modules/05-thin-films/README.md) | [薄膜](ja/2-process-modules/05-thin-films/README.md) | [박막](ko/2-process-modules/05-thin-films/README.md) | +| 6 | [刻蚀](zh-CN/2-process-modules/06-etching/README.md) | [蝕刻](zh-TW/2-process-modules/06-etching/README.md) | [Etching](en/2-process-modules/06-etching/README.md) | [エッチング](ja/2-process-modules/06-etching/README.md) | [식각](ko/2-process-modules/06-etching/README.md) | +| 7 | [离子注入与热处理](zh-CN/2-process-modules/07-ion-implantation/README.md) | [離子佈植與熱處理](zh-TW/2-process-modules/07-ion-implantation/README.md) | [Ion Implantation and Thermal Processing](en/2-process-modules/07-ion-implantation/README.md) | [イオン注入と熱処理](ja/2-process-modules/07-ion-implantation/README.md) | [이온 주입과 열처리](ko/2-process-modules/07-ion-implantation/README.md) | +| 8 | [CMP](zh-CN/2-process-modules/08-cmp/README.md) | [CMP](zh-TW/2-process-modules/08-cmp/README.md) | [CMP](en/2-process-modules/08-cmp/README.md) | [CMP](ja/2-process-modules/08-cmp/README.md) | [CMP](ko/2-process-modules/08-cmp/README.md) | +| 9 | [清洗与污染控制](zh-CN/2-process-modules/09-cleaning/README.md) | [清洗與污染控制](zh-TW/2-process-modules/09-cleaning/README.md) | [Cleaning and Contamination Control](en/2-process-modules/09-cleaning/README.md) | [洗浄と汚染管理](ja/2-process-modules/09-cleaning/README.md) | [세정과 오염 관리](ko/2-process-modules/09-cleaning/README.md) | +| 10 | [金属化](zh-CN/2-process-modules/10-metallization/README.md) | [金屬化](zh-TW/2-process-modules/10-metallization/README.md) | [Metallization](en/2-process-modules/10-metallization/README.md) | [メタライゼーション](ja/2-process-modules/10-metallization/README.md) | [금속 배선](ko/2-process-modules/10-metallization/README.md) | ### 第 3 部　製程整合 · Part 3: Process Integration · 第 3 部　プロセスインテグレーション · 제3부 공정 통합 -| 章 | 繁體中文 | English | 日本語 | 한국어 | -|:---:|---|---|---|---| -| 11 | [走一遍完整的 CMOS 流程](zh-TW/3-integration/11-cmos-process-flow/README.md) | [A Complete CMOS Process Flow](en/3-integration/11-cmos-process-flow/README.md) | [CMOS プロセスフローを一通り](ja/3-integration/11-cmos-process-flow/README.md) | [CMOS 공정 흐름 한눈에 보기](ko/3-integration/11-cmos-process-flow/README.md) | -| 12 | [先進電晶體結構](zh-TW/3-integration/12-advanced-transistors/README.md) | [Advanced Transistor Structures](en/3-integration/12-advanced-transistors/README.md) | [先端トランジスタ構造](ja/3-integration/12-advanced-transistors/README.md) | [첨단 트랜지스터 구조](ko/3-integration/12-advanced-transistors/README.md) | -| 13 | [記憶體製程](zh-TW/3-integration/13-memory/README.md) | [Memory Processes](en/3-integration/13-memory/README.md) | [メモリのプロセス](ja/3-integration/13-memory/README.md) | [메모리 공정](ko/3-integration/13-memory/README.md) | -| 14 | [「幾奈米」是什麼意思](zh-TW/3-integration/14-process-nodes/README.md) | [What Does "3 nm" Really Mean?](en/3-integration/14-process-nodes/README.md) | [「何ナノ」とは何か](ja/3-integration/14-process-nodes/README.md) | ['몇 나노'란 무엇인가](ko/3-integration/14-process-nodes/README.md) | +| 章 | 简体中文 | 繁體中文 | English | 日本語 | 한국어 | +| :---:|---|---|---|---|---| +| 11 | [走一遍完整的 CMOS 流程](zh-CN/3-integration/11-cmos-process-flow/README.md) | [走一遍完整的 CMOS 流程](zh-TW/3-integration/11-cmos-process-flow/README.md) | [A Complete CMOS Process Flow](en/3-integration/11-cmos-process-flow/README.md) | [CMOS プロセスフローを一通り](ja/3-integration/11-cmos-process-flow/README.md) | [CMOS 공정 흐름 한눈에 보기](ko/3-integration/11-cmos-process-flow/README.md) | +| 12 | [先进晶体管结构](zh-CN/3-integration/12-advanced-transistors/README.md) | [先進電晶體結構](zh-TW/3-integration/12-advanced-transistors/README.md) | [Advanced Transistor Structures](en/3-integration/12-advanced-transistors/README.md) | [先端トランジスタ構造](ja/3-integration/12-advanced-transistors/README.md) | [첨단 트랜지스터 구조](ko/3-integration/12-advanced-transistors/README.md) | +| 13 | [存储器工艺](zh-CN/3-integration/13-memory/README.md) | [記憶體製程](zh-TW/3-integration/13-memory/README.md) | [Memory Processes](en/3-integration/13-memory/README.md) | [メモリのプロセス](ja/3-integration/13-memory/README.md) | [메모리 공정](ko/3-integration/13-memory/README.md) | +| 14 | [「几纳米」是什么意思](zh-CN/3-integration/14-process-nodes/README.md) | [「幾奈米」是什麼意思](zh-TW/3-integration/14-process-nodes/README.md) | [What Does "3 nm" Really Mean?](en/3-integration/14-process-nodes/README.md) | [「何ナノ」とは何か](ja/3-integration/14-process-nodes/README.md) | ['몇 나노'란 무엇인가](ko/3-integration/14-process-nodes/README.md) | ### 第 4 部　品質與良率 · Part 4: Quality and Yield · 第 4 部　品質と歩留まり · 제4부 품질과 수율 -| 章 | 繁體中文 | English | 日本語 | 한국어 | -|:---:|---|---|---|---| -| 15 | [量測與檢測](zh-TW/4-yield-and-quality/15-metrology/README.md) | [Metrology and Inspection](en/4-yield-and-quality/15-metrology/README.md) | [計測と検査](ja/4-yield-and-quality/15-metrology/README.md) | [계측과 검사](ko/4-yield-and-quality/15-metrology/README.md) | -| 16 | [良率與故障分析](zh-TW/4-yield-and-quality/16-yield-analysis/README.md) | [Yield and Failure Analysis](en/4-yield-and-quality/16-yield-analysis/README.md) | [歩留まりと故障解析](ja/4-yield-and-quality/16-yield-analysis/README.md) | [수율과 불량 분석](ko/4-yield-and-quality/16-yield-analysis/README.md) | -| 17 | [製程控制](zh-TW/4-yield-and-quality/17-process-control/README.md) | [Process Control](en/4-yield-and-quality/17-process-control/README.md) | [プロセス制御](ja/4-yield-and-quality/17-process-control/README.md) | [공정 제어](ko/4-yield-and-quality/17-process-control/README.md) | -| 18 | [異常處理與工程變更](zh-TW/4-yield-and-quality/18-abnormality-handling/README.md) | [Handling Abnormalities and Engineering Changes](en/4-yield-and-quality/18-abnormality-handling/README.md) | [異常処置と変更管理](ja/4-yield-and-quality/18-abnormality-handling/README.md) | [이상 처리와 엔지니어링 변경](ko/4-yield-and-quality/18-abnormality-handling/README.md) | +| 章 | 简体中文 | 繁體中文 | English | 日本語 | 한국어 | +| :---:|---|---|---|---|---| +| 15 | [测量与检测](zh-CN/4-yield-and-quality/15-metrology/README.md) | [量測與檢測](zh-TW/4-yield-and-quality/15-metrology/README.md) | [Metrology and Inspection](en/4-yield-and-quality/15-metrology/README.md) | [計測と検査](ja/4-yield-and-quality/15-metrology/README.md) | [계측과 검사](ko/4-yield-and-quality/15-metrology/README.md) | +| 16 | [良率与失效分析](zh-CN/4-yield-and-quality/16-yield-analysis/README.md) | [良率與故障分析](zh-TW/4-yield-and-quality/16-yield-analysis/README.md) | [Yield and Failure Analysis](en/4-yield-and-quality/16-yield-analysis/README.md) | [歩留まりと故障解析](ja/4-yield-and-quality/16-yield-analysis/README.md) | [수율과 불량 분석](ko/4-yield-and-quality/16-yield-analysis/README.md) | +| 17 | [工艺控制](zh-CN/4-yield-and-quality/17-process-control/README.md) | [製程控制](zh-TW/4-yield-and-quality/17-process-control/README.md) | [Process Control](en/4-yield-and-quality/17-process-control/README.md) | [プロセス制御](ja/4-yield-and-quality/17-process-control/README.md) | [공정 제어](ko/4-yield-and-quality/17-process-control/README.md) | +| 18 | [异常处理与工程变更](zh-CN/4-yield-and-quality/18-abnormality-handling/README.md) | [異常處理與工程變更](zh-TW/4-yield-and-quality/18-abnormality-handling/README.md) | [Handling Abnormalities and Engineering Changes](en/4-yield-and-quality/18-abnormality-handling/README.md) | [異常処置と変更管理](ja/4-yield-and-quality/18-abnormality-handling/README.md) | [이상 처리와 엔지니어링 변경](ko/4-yield-and-quality/18-abnormality-handling/README.md) | ### 第 5 部　後段：測試與封裝 · Part 5: Back End — Test and Packaging · 第 5 部　後工程：テストとパッケージング · 제5부 후공정: 테스트와 패키징 -| 章 | 繁體中文 | English | 日本語 | 한국어 | -|:---:|---|---|---|---| -| 19 | [晶圓測試](zh-TW/5-backend/19-wafer-test/README.md) | [Wafer Test](en/5-backend/19-wafer-test/README.md) | [ウェーハテスト](ja/5-backend/19-wafer-test/README.md) | [웨이퍼 테스트](ko/5-backend/19-wafer-test/README.md) | -| 20 | [封裝](zh-TW/5-backend/20-packaging/README.md) | [Packaging](en/5-backend/20-packaging/README.md) | [パッケージング](ja/5-backend/20-packaging/README.md) | [패키징](ko/5-backend/20-packaging/README.md) | -| 21 | [先進封裝](zh-TW/5-backend/21-advanced-packaging/README.md) | [Advanced Packaging](en/5-backend/21-advanced-packaging/README.md) | [先端パッケージング](ja/5-backend/21-advanced-packaging/README.md) | [첨단 패키징](ko/5-backend/21-advanced-packaging/README.md) | -| 22 | [最終測試與可靠度](zh-TW/5-backend/22-final-test-and-reliability/README.md) | [Final Test and Reliability](en/5-backend/22-final-test-and-reliability/README.md) | [最終テストと信頼性](ja/5-backend/22-final-test-and-reliability/README.md) | [최종 테스트와 신뢰성](ko/5-backend/22-final-test-and-reliability/README.md) | +| 章 | 简体中文 | 繁體中文 | English | 日本語 | 한국어 | +| :---:|---|---|---|---|---| +| 19 | [晶圆测试](zh-CN/5-backend/19-wafer-test/README.md) | [晶圓測試](zh-TW/5-backend/19-wafer-test/README.md) | [Wafer Test](en/5-backend/19-wafer-test/README.md) | [ウェーハテスト](ja/5-backend/19-wafer-test/README.md) | [웨이퍼 테스트](ko/5-backend/19-wafer-test/README.md) | +| 20 | [封装](zh-CN/5-backend/20-packaging/README.md) | [封裝](zh-TW/5-backend/20-packaging/README.md) | [Packaging](en/5-backend/20-packaging/README.md) | [パッケージング](ja/5-backend/20-packaging/README.md) | [패키징](ko/5-backend/20-packaging/README.md) | +| 21 | [先进封装](zh-CN/5-backend/21-advanced-packaging/README.md) | [先進封裝](zh-TW/5-backend/21-advanced-packaging/README.md) | [Advanced Packaging](en/5-backend/21-advanced-packaging/README.md) | [先端パッケージング](ja/5-backend/21-advanced-packaging/README.md) | [첨단 패키징](ko/5-backend/21-advanced-packaging/README.md) | +| 22 | [最终测试与可靠性](zh-CN/5-backend/22-final-test-and-reliability/README.md) | [最終測試與可靠度](zh-TW/5-backend/22-final-test-and-reliability/README.md) | [Final Test and Reliability](en/5-backend/22-final-test-and-reliability/README.md) | [最終テストと信頼性](ja/5-backend/22-final-test-and-reliability/README.md) | [최종 테스트와 신뢰성](ko/5-backend/22-final-test-and-reliability/README.md) | ### 第 6 部　走出晶圓廠 · Part 6: Beyond the Fab · 第 6 部　ファブの外へ · 제6부 팹 밖으로 -| 章 | 繁體中文 | English | 日本語 | 한국어 | -|:---:|---|---|---|---| -| 23 | [工廠如何被系統管理](zh-TW/6-beyond-the-fab/23-fab-systems/README.md) | [How Systems Run the Fab](en/6-beyond-the-fab/23-fab-systems/README.md) | [システムによるファブ運営](ja/6-beyond-the-fab/23-fab-systems/README.md) | [시스템이 팹을 운영하는 방법](ko/6-beyond-the-fab/23-fab-systems/README.md) | -| 24 | [製程如何影響韌體](zh-TW/6-beyond-the-fab/24-process-and-firmware/README.md) | [How the Process Shapes Firmware](en/6-beyond-the-fab/24-process-and-firmware/README.md) | [プロセスとファームウェア](ja/6-beyond-the-fab/24-process-and-firmware/README.md) | [공정이 펌웨어에 미치는 영향](ko/6-beyond-the-fab/24-process-and-firmware/README.md) | +| 章 | 简体中文 | 繁體中文 | English | 日本語 | 한국어 | +| :---:|---|---|---|---|---| +| 23 | [工厂如何被系统管理](zh-CN/6-beyond-the-fab/23-fab-systems/README.md) | [工廠如何被系統管理](zh-TW/6-beyond-the-fab/23-fab-systems/README.md) | [How Systems Run the Fab](en/6-beyond-the-fab/23-fab-systems/README.md) | [システムによるファブ運営](ja/6-beyond-the-fab/23-fab-systems/README.md) | [시스템이 팹을 운영하는 방법](ko/6-beyond-the-fab/23-fab-systems/README.md) | +| 24 | [工艺如何影响固件](zh-CN/6-beyond-the-fab/24-process-and-firmware/README.md) | [製程如何影響韌體](zh-TW/6-beyond-the-fab/24-process-and-firmware/README.md) | [How the Process Shapes Firmware](en/6-beyond-the-fab/24-process-and-firmware/README.md) | [プロセスとファームウェア](ja/6-beyond-the-fab/24-process-and-firmware/README.md) | [공정이 펌웨어에 미치는 영향](ko/6-beyond-the-fab/24-process-and-firmware/README.md) | ### 附錄 · Appendices · 付録 · 부록 -| | 繁體中文 | English | 日本語 | 한국어 | -|:---:|---|---|---|---| -| A | [術語總表](zh-TW/appendix/glossary.md) | [Glossary](en/appendix/glossary.md) | [用語集](ja/appendix/glossary.md) | [용어집](ko/appendix/glossary.md) | -| B | [現場行話](zh-TW/appendix/fab-jargon.md) | [Fab Jargon](en/appendix/fab-jargon.md) | [現場用語](ja/appendix/fab-jargon.md) | [현장 용어](ko/appendix/fab-jargon.md) | -| C | [延伸閱讀](zh-TW/appendix/further-reading.md) | [Further Reading](en/appendix/further-reading.md) | [参考文献](ja/appendix/further-reading.md) | [참고 자료](ko/appendix/further-reading.md) | +| | 简体中文 | 繁體中文 | English | 日本語 | 한국어 | +| :---:|---|---|---|---|---| +| A | [术语总表](zh-CN/appendix/glossary.md) | [術語總表](zh-TW/appendix/glossary.md) | [Glossary](en/appendix/glossary.md) | [用語集](ja/appendix/glossary.md) | [용어집](ko/appendix/glossary.md) | +| B | [现场行话](zh-CN/appendix/fab-jargon.md) | [現場行話](zh-TW/appendix/fab-jargon.md) | [Fab Jargon](en/appendix/fab-jargon.md) | [現場用語](ja/appendix/fab-jargon.md) | [현장 용어](ko/appendix/fab-jargon.md) | +| C | [延伸阅读](zh-CN/appendix/further-reading.md) | [延伸閱讀](zh-TW/appendix/further-reading.md) | [Further Reading](en/appendix/further-reading.md) | [参考文献](ja/appendix/further-reading.md) | [참고 자료](ko/appendix/further-reading.md) | --- diff --git a/en/README.md b/en/README.md index a2a7f3a..676d3a7 100644 --- a/en/README.md +++ b/en/README.md @@ -1,4 +1,4 @@ - +
@@ -8,7 +8,7 @@ **Follow one wafer on its journey from sand to chip** -🌐 [繁體中文](../zh-TW/README.md) ｜ **English** ｜ [日本語](../ja/README.md) ｜ [한국어](../ko/README.md) ｜ [Home](../README.md) +🌐 [简体中文](../zh-CN/README.md) ｜ [繁體中文](../zh-TW/README.md) ｜ **English** ｜ [日本語](../ja/README.md) ｜ [한국어](../ko/README.md) ｜ [Home](../README.md)
diff --git a/en/appendix/glossary.md b/en/appendix/glossary.md index 1ddd174..7cee0d8 100644 --- a/en/appendix/glossary.md +++ b/en/appendix/glossary.md @@ -1,4 +1,4 @@ - + # Appendix A: Glossary @@ -8,253 +8,253 @@ The glossary is also the **single reference** for terminology across the book: w For how these words are actually used on the fab floor, see [Appendix B: Fab Jargon](fab-jargon.md). -| Term | Abbreviation | Traditional Chinese | Description | Chapter | -|---|---|---|---|---| -| Activation | — | 活化 | Annealing that moves implanted impurity atoms into lattice sites so they start to conduct | 7 | -| Advanced Process Control | APC | 先進製程控制 | Umbrella term for automatic process control methods such as R2R and FDC | 17 | -| After Develop Inspection | ADI | 顯影後檢查 | Measurement of line width, overlay and defects after lithography | 4 | -| After Etch Inspection | AEI | 蝕刻後檢查 | Measurement of line width and defects after etching | 6 | -| Alignment Mark | — | 對準記號 | A pattern left by a previous layer that the scanner uses to find the right position | 4, 15 | -| Angstrom | Å | 埃 | 0.1 nm; the unit used to name some new-generation process nodes | 14 | -| Anisotropic | — | 非等向 | Etching that proceeds mainly in one direction | 6 | -| Anneal | — | 退火 | Heating that repairs the crystal lattice and activates impurities | 7 | -| Ashing | — | 去光阻（灰化） | Removing photoresist with an oxygen plasma | 6 | -| Aspect Ratio | — | 深寬比 | The ratio of the depth of a hole or trench to its width | 6, 13 | -| Atomic Layer Deposition | ALD | 原子層沉積 | A deposition method that grows one atomic layer at a time, extremely uniform | 5 | -| Automated Material Handling System | AMHS | 自動物料搬運系統 | Overhead vehicles and stockers that move wafer carriers automatically | 1, 23 | -| Back End of Line | BEOL | 後段製程 | The stage inside the fab that builds the multilevel metal wiring | 11 | -| Backside Power Delivery | — | 背面供電 | Building the power wiring on the back of the wafer | 12 | -| Bad Block Management | — | 壞區塊管理 | Marking and avoiding unusable blocks in NAND | 24 | -| Ball Grid Array | BGA | 球柵陣列 | A package with solder balls covering its bottom | 20 | -| Barrier Layer | — | 阻障層 | A thin layer that keeps copper from diffusing into insulators and silicon | 10 | -| Batch Tool | — | 批次式機台 | A tool that processes many wafers at once, such as a furnace | 1, 5 | -| Bathtub Curve | — | 浴缸曲線 | The curve of failure rate over time, high at both ends and low in the middle | 22 | -| Bias Temperature Instability | BTI | 偏壓溫度不穩定性 | Vt drift over time caused by high temperature and voltage | 22 | -| Bin | — | 分類 | The category a die is sorted into after testing | 19 | -| Binning | — | 分級 | Sorting chips of the same type into grades by speed or power | 22, 24 | -| Bit Line | — | 位元線 | The wire in a memory array that carries data for reading and writing | 13 | -| Bond Pad | Pad | 焊墊 | A metal contact on the chip for test probes and package connections | 11, 19, 20 | -| Bump | — | 凸塊 | A raised metal contact that connects a flip-chip die to the substrate | 20, 21 | -| Burn-in | — | 預燒 | Running chips at high temperature and voltage to screen out early failures | 22 | -| Cap Layer | — | 覆蓋層 | A thin film covering copper after CMP to prevent oxidation and diffusion | 10 | -| CD-SEM | — | 線寬量測電子顯微鏡 | An electron microscope that measures line width from above | 15 | -| Chamber | — | 腔體 | The enclosed space inside a tool where processing takes place | 6 | -| Channel | — | 通道 | The region of a transistor between source and drain, controlled by the gate | 2 | -| Channel Hole | — | 通道孔 | In 3D NAND, a vertical hole through the entire stack | 13 | -| Channeling | — | 通道效應 | Ions traveling too deep along open paths in the crystal lattice | 7 | -| Chemical Mechanical Planarization | CMP | 化學機械研磨 | Combining chemical and mechanical action to flatten a surface or remove excess material | 8 | -| Chemical Vapor Deposition | CVD | 化學氣相沉積 | Forming a film by reacting gases on the wafer surface | 5 | -| Chip Probing | CP | 晶圓針測 | Testing the function of each die on the wafer; also called wafer sort | 19 | -| Chiplet | — | 小晶片 | One of several smaller, independent chips that together replace one large chip | 21 | -| Cleanroom | — | 無塵室（潔淨室） | A production space with strict control of particles and environment | 1 | -| Commonality Analysis | — | 共通性分析 | Finding the tools, chambers or time periods that abnormal wafers have in common | 16, 23 | -| Complementary Metal-Oxide-Semiconductor | CMOS | 互補式金屬氧化物半導體 | Circuit technology that uses NMOS and PMOS in pairs | 2, 11 | -| Contact | — | 接觸窗 | A metal-filled hole connecting a transistor to the first metal layer | 10, 11 | -| Contacted Poly Pitch | CPP | 閘極間距 | The distance between two neighboring gates | 14 | -| Control Limit | — | 管制界限 | A range calculated from normal process behavior, used to judge whether the process is abnormal | 17 | -| Critical Dimension | CD | 關鍵尺寸 | The dimension of a pattern that most needs control, such as a line width | 4, 15 | -| Cycle Time | — | 生產週期 | How long a lot takes to go from wafer start to completion | 1, 11 | -| Czochralski Method | CZ | 柴可拉斯基長晶法 | Pulling a single-crystal ingot out of molten silicon | 3 | -| Damascene | — | 大馬士革製程 | Making wires by etching trenches, filling them with metal and polishing | 10 | -| Days per Mask Layer | — | 每層光罩天數 | Cycle time divided by the number of mask layers, used to compare efficiency | 11 | -| Deep Ultraviolet | DUV | 深紫外光 | The 248 nm and 193 nm lithography light sources | 4 | -| Defect | — | 缺陷 | Any abnormality on a wafer that should not be there | 15 | -| Defect Review | — | 複檢 | Taking close-up electron microscope images of defects and classifying them | 15 | -| Design of Experiments | DOE | 實驗設計 | Systematically changing several factors at once to find the best conditions | 17 | -| Design-Technology Co-Optimization | DTCO | 設計與製程共同最佳化 | Tuning design and process together to improve density and performance | 14 | -| Develop | — | 顯影 | Dissolving the unwanted photoresist so that the pattern appears | 4 | -| Dicing | — | 切割 | Cutting the wafer into dies along the scribe lines | 20 | -| Die | — | 晶粒 | One of the identical circuit units on a wafer | 0 | -| Dishing | — | 碟化 | The center of a wide metal line polished into a dip | 8 | -| Doping | — | 摻雜 | Deliberately adding small amounts of elements to change how a semiconductor conducts | 2 | -| Dose | — | 劑量 | The number of atoms implanted per unit area | 7 | -| Drain | — | 汲極 | The terminal of a transistor where current flows out | 2 | -| Dry Etch | — | 乾蝕刻 | Etching with a plasma | 6 | -| Dummy Fill | — | 假圖形 | Non-functional patterns added to even out pattern density | 8 | -| Dummy Wafer | — | 擋片 | A non-product wafer used to fill empty slots or condition a tool | 3 | -| Dynamic Random Access Memory | DRAM | 動態隨機存取記憶體 | Memory that stores charge in capacitors and must be refreshed regularly | 13, 24 | -| Early Failure | — | 早期失效 | Failure early in use, which burn-in can screen out | 22 | -| Electromigration | EM | 電遷移 | Long-term current pushing metal atoms along until the wire breaks | 10, 22 | -| Electroplating | — | 電鍍 | Depositing metal onto the wafer in a plating bath | 10 | -| Electrostatic Discharge | ESD | 靜電放電 | Damage from a sudden static discharge; also a reliability test item | 22 | -| Endpoint Detection | — | 終點偵測 | Methods that tell when etching or polishing has reached its target | 6, 8 | -| Engineering Change Notice | ECN | 工程變更通知 | The fab's internal change request and approval process | 18 | -| Epitaxy | — | 磊晶 | Growing a single-crystal film that continues the lattice underneath | 5, 12 | -| Erosion | — | 侵蝕 | A whole area of dense lines polished lower than its surroundings | 8 | -| Errata | — | 勘誤表 | A list of a chip's known problems and their workarounds | 24 | -| Error Correction Code | ECC | 錯誤更正碼 | A code that detects and corrects a small number of bit errors | 24 | -| Etch Rate | — | 蝕刻率 | How deep the etch goes per unit of time | 6 | -| Etch Stop Layer | — | 蝕刻停止層 | An etch-resistant layer that makes etching stop in the right place | 5, 6 | -| Exposure Field | Shot | 曝光區 | The area a scanner exposes in one shot | 4, 16 | -| Extreme Ultraviolet | EUV | 極紫外光 | A 13.5 nm lithography light source | 4 | -| Fab | — | 晶圓廠 | A factory that makes wafers | 1 | -| Fabless | — | IC 設計公司 | A company that designs chips but has no factory of its own | 0 | -| Failure Analysis | FA | 故障分析 | Analysis that finds where and why a chip failed | 16 | -| Failures In Time | FIT | — | The number of failures per billion device-hours | 22 | -| Fan-Out Packaging | — | 扇出型封裝 | A package that uses redistribution layers to spread contacts beyond the die area | 21 | -| Fault Detection and Classification | FDC | 錯誤偵測與分類 | A system that monitors tool sensor data in real time to detect abnormalities | 17 | -| Fin Field-Effect Transistor | FinFET | 鰭式場效電晶體 | A transistor whose gate wraps a fin-shaped channel on three sides | 12 | -| Final Test | FT | 最終測試 | Functional and electrical testing after packaging and before shipment | 22 | -| Flash Translation Layer | FTL | 快閃記憶體轉換層 | Firmware that maps logical addresses to physical addresses in NAND | 24 | -| Flip Chip | — | 覆晶 | A die facing down, connected directly to the substrate through bumps | 20 | -| Focused Ion Beam | FIB | 聚焦離子束 | An analysis tool that cuts precisely at a chosen location | 16 | -| Foundry | — | 晶圓代工 | A business model of manufacturing chips for customers | 0 | -| Front End of Line | FEOL | 前段製程 | The stage inside the fab that builds the transistors | 11 | -| Front Opening Unified Pod | FOUP | 前開式晶圓傳送盒 | The sealed carrier for 300 mm wafers, holding up to 25 wafers | 1 | -| Furnace | — | 爐管 | A high-temperature batch tool used for oxidation, annealing and some CVD | 5, 7 | -| Fuse | — | 熔絲 | A programmable element used to switch in spare circuits or record chip data | 13, 19, 24 | -| Future Hold | — | 預約 Hold | A hold that automatically stops wafers when they reach a specified step | 18 | -| Garbage Collection | — | 垃圾回收 | The NAND firmware mechanism that clears out invalid data and reclaims space | 24 | -| Gate | — | 閘極 | The electrode that switches a transistor on and off | 2 | -| Gate Oxide | — | 閘極氧化層 | The thin insulator between the gate and the channel | 2 | -| Gate-All-Around | GAA | 環繞式閘極 | A transistor structure in which the gate wraps the channel on all four sides | 12 | -| Half Pitch | — | 半間距 | Half of the pitch | 14 | -| Handler | — | 分類機 | The machine that moves and sorts packaged chips during final test | 22 | -| Hard Mask | — | 硬遮罩 | A masking film that withstands etching better than photoresist | 5 | -| High Bandwidth Memory | HBM | 高頻寬記憶體 | Memory made of several DRAM dies stacked with TSVs | 13, 21 | -| High Temperature Operating Life | HTOL | 高溫操作壽命測試 | A reliability test that runs chips powered at high temperature for a long time | 22 | -| High-k Metal Gate | HKMG | 高介電常數金屬閘極 | A structure that pairs a high-k gate insulator with a metal gate | 11, 12 | -| Highly Accelerated Stress Test | HAST | 高加速溫濕度測試 | A reliability test that uses high temperature, high humidity and pressure to speed up moisture ingress | 22 | -| Hold | — | 扣留 | Stopping production of a lot or a tool | 18 | -| Hot Carrier Injection | HCI | 熱載子注入 | High-energy electrons entering the gate insulator and aging the transistor | 22 | -| Hot Lot | — | 急件 | A lot flagged for priority production | 1 | -| Hybrid Bonding | — | 混合鍵合 | A chip-stacking technique that bonds copper contacts and insulator surfaces directly at the same time | 21 | -| Immersion Lithography | — | 浸潤式微影 | Lithography with water between the lens and the wafer for better resolution | 4 | -| Ingot | — | 晶棒 | The cylindrical single-crystal silicon pulled during crystal growth | 3 | -| Inner Spacer | — | 內側間隔物 | In a GAA structure, the internal insulator separating the gate from the source and drain | 12 | -| Inspection | — | 檢測 | Searching a wafer for defects | 15 | -| Integrated Device Manufacturer | IDM | 整合元件製造廠 | A company that designs, manufactures and sells its own chips | 0 | -| Interlock | — | 防呆 | A system check that makes a wrong operation impossible | 23 | -| Interposer | — | 中介層 | An adapter layer that connects several chips to the package substrate | 21 | -| Ion Implantation | — | 離子佈植 | Accelerating impurity ions and shooting them into silicon | 7 | -| Isotropic | — | 等向 | Etching that proceeds at the same speed in all directions | 6 | -| Killer Defect | — | 致命缺陷 | A defect that makes a chip fail | 15, 16 | -| Known Good Die | KGD | 已知良好晶粒 | A die confirmed to be good by testing | 19, 21 | -| Leadframe | — | 導線架 | A metal frame that holds the die and provides the external leads | 20 | -| Lithography | — | 微影 | The process that uses light to transfer a mask pattern into photoresist; called "yellow light" in Taiwanese fabs | 4 | -| Load Port | — | 晶圓盒裝載埠 | The platform at the front of a tool where a wafer carrier is placed | 1 | -| Loading Effect | — | 負載效應 | Etch rates that differ between dense and sparse pattern areas | 6 | -| Lot | — | 批 | A group of wafers processed together, up to 25 wafers | 0 | -| Lot History | — | 履歷 | The complete record of the steps, tools, times and measurements a wafer went through | 16, 18, 23 | -| Low Pressure CVD | LPCVD | 低壓化學氣相沉積 | CVD that uses high temperature for energy and gives high-quality films | 5 | -| Low-k Dielectric | Low-k | 低介電常數材料 | An insulating material that reduces interference between wires | 10 | -| Manufacturing Execution System | MES | 製造執行系統 | The core system that manages the production floor and records wafer status and history | 23 | -| Mask / Reticle | — | 光罩 | A quartz plate carrying the pattern of one circuit layer | 4 | -| Material Review Board | MRB | 物料審查會議 | A cross-functional meeting that decides what to do with nonconforming material | 18 | -| Mature Node | — | 成熟製程 | A process generation that has been in production for years and costs less | 14 | -| Metal-Oxide-Semiconductor Field-Effect Transistor | MOSFET | 金屬氧化物半導體場效電晶體 | A transistor whose channel is turned on and off by the gate voltage | 2 | -| Metrology | — | 量測 | Measuring specific values such as film thickness and line width | 15 | -| Micro Bump | — | 微凸塊 | A small bump with a pitch of tens of micrometers, used for chip stacking | 13, 21 | -| Middle of Line | MOL | 中段製程 | The stage that connects the transistors to the metal layers | 11 | -| Mini-environment | — | 迷你環境 | A design that keeps only the small space around the wafer ultra-clean | 1 | -| Minimum Metal Pitch | MMP | 最小金屬間距 | The pitch of the densest metal layer | 14 | -| Moisture Sensitivity Level | MSL | 濕度敏感等級 | A classification of how sensitive a package is to moisture | 20 | -| Monitor Wafer | — | 控片 | A non-product wafer used to check the condition of a tool | 3 | -| Moore's Law | — | 摩爾定律 | The trend of the number of transistors on a chip doubling about every two years | 2, 14 | -| NAND Flash | — | NAND 快閃記憶體 | Memory that keeps its data when power is off | 13, 24 | -| Nanosheet | — | 奈米片 | One of the horizontally stacked sheet channels in a GAA transistor | 12 | -| Native Oxide | — | 原生氧化層 | A thin oxide that grows naturally once a silicon surface meets air | 5, 9 | -| Notch | — | 晶圓缺口 | A small cut in the wafer edge that marks its orientation | 3 | -| Optical Critical Dimension | OCD | 光學關鍵尺寸量測 | Analyzing scattered light with a model to infer a 3D profile | 15 | -| Optical Proximity Correction | OPC | 光學鄰近效應修正 | Modifying mask patterns to compensate for distortion during imaging | 4 | -| Out of Control | OOC | 超出管制界限 | Data outside the control limits, a sign that the process is abnormal | 17 | -| Out of Control Action Plan | OCAP | 異常處理計畫 | Predefined steps to follow when an abnormality occurs | 18 | -| Out of Spec | OOS | 超出規格 | Data outside the specification limits, meaning the product is out of spec | 17 | -| Outsourced Semiconductor Assembly and Test | OSAT | 封裝測試廠 | A company that provides packaging and test services | 0 | -| Over Etch | — | 過度蝕刻 | Etching a little longer after the endpoint to make sure the material is cleared | 6 | -| Overhead Hoist Transport | OHT | 天車 | Vehicles on ceiling rails that carry wafer carriers | 1 | -| Overlay | — | 疊對誤差 | The alignment error between two layers of patterns | 4 | -| Particle | — | 微粒 | A tiny particle on the wafer, the most common source of defects | 1, 9 | -| Passivation | — | 保護層 | The top insulating layer that protects the chip, open only at the bond pads | 11 | -| Photoresist | PR | 光阻 | A light-sensitive material used to transfer patterns | 4 | -| Physical Vapor Deposition | PVD | 物理氣相沉積 | Depositing films by physical means such as sputtering | 5 | -| Pitch | — | 間距 | In a repeating pattern, the width of one line plus one space | 14 | -| Plasma | — | 電漿 | A gas excited into a mixture of ions, electrons and reactive fragments | 6 | -| Plasma-Enhanced CVD | PECVD | 電漿輔助化學氣相沉積 | CVD that uses a plasma for energy and can run at lower temperatures | 5 | -| PN Junction | — | PN 接面 | The boundary between P-type and N-type regions | 2 | -| Polysilicon | Poly | 多晶矽 | Silicon made of many small grains with different orientations | 3, 11 | -| Post-Exposure Bake | PEB | 曝後烤 | Heating after exposure to complete the chemical reaction in the resist | 4 | -| Predictive Maintenance | — | 預測性保養 | Predicting from tool data when parts will need replacing | 23 | -| Preventive Maintenance | PM | 預防保養 | Regularly stopping a tool for maintenance | 1 | -| Probe Card | — | 探針卡 | The set of probes that touches the die pads during wafer test | 19 | -| Prober | — | 針測機 | The machine that moves the wafer so the probes land on each die during CP | 19 | -| Process Capability Index | Cpk | 製程能力指標 | A measure of how comfortably a process fits within its specifications | 17 | -| Process Design Kit | PDK | 製程設計套件 | The design rules and electrical models a fab provides to designers | 14 | -| Process Node | — | 製程節點 | The name of a generation of process technology | 14 | -| Product / Process Change Notification | PCN | 產品／製程變更通知 | A notice to customers about a product or process change | 18 | -| Queue Time | Q-Time | 等待時間限制 | The maximum time allowed to wait between two steps | 9 | -| Rapid Thermal Anneal | RTA | 快速熱退火 | A high-temperature anneal completed within seconds | 7 | -| Re-entrant Flow | — | 重複進入流程 | A production flow in which wafers return to the same kind of tool many times | 11 | -| Recipe | — | 配方 | The set of parameters a tool uses to run a process step | 0 | -| Redistribution Layer | RDL | 重佈線層 | A wiring layer that moves contacts to other positions | 21 | -| Redundancy Repair | — | 修補 | Replacing bad memory cells with spare circuits | 13, 19 | -| Refresh | — | 刷新 | Regularly rewriting DRAM data to make up for lost charge | 13, 24 | -| Release | — | 放行 | Lifting a hold so the wafers can continue production | 18 | -| Reliability | — | 可靠度 | How long a chip keeps working under its intended operating conditions | 22 | -| Rework | — | 重工 | Removing part of a result and doing it again | 4, 18 | -| Root Cause | — | 根本原因 | The most fundamental cause of an abnormality | 18 | -| Route | — | 流程 | The steps a product must go through, in order | 0, 11 | -| Row Hammer | — | — | Repeatedly accessing one DRAM row and flipping bits in neighboring rows | 24 | -| Run-to-Run Control | R2R | 批次間控制 | Automatically adjusting the next lot's process parameters based on measurements | 17 | -| Sacrificial Layer | — | 犧牲層 | A material built to hold a place and removed later | 12 | -| Sampling | — | 抽樣 | Measuring only some of the lots, wafers or sites | 15 | -| Scanner | — | 曝光機 | The tool that projects a reduced image of the mask onto the wafer | 4 | -| Scrap | — | 報廢 | Taking wafers out of production for good | 18 | -| Scribe Line | — | 切割道 | The space between dies reserved for dicing and test keys | 0, 19 | -| Seasoning | — | 腔體調理 | Running dummy wafers after maintenance to stabilize the chamber | 6 | -| SECS/GEM | — | 機台通訊標準 | The common communication standard between tools and factory systems | 23 | -| Seed Layer | — | 晶種層 | A thin metal layer deposited before plating as its starting point | 10 | -| Selectivity | — | 選擇比 | The ratio of the etch rate of the target material to that of another material | 6 | -| Shallow Trench Isolation | STI | 淺溝槽隔離 | Separating devices with shallow trenches filled with insulator | 11 | -| Sheet Resistance | Rs | 片電阻 | The resistance of a thin layer, reflecting its doping or thickness | 7, 15 | -| Short-Channel Effect | SCE | 短通道效應 | Loss of gate control and higher leakage when the channel is too short | 12 | -| Silicide | — | 金屬矽化物 | A low-resistance compound formed by reacting a metal with silicon | 11 | -| Silicon on Insulator | SOI | 絕緣層上覆矽 | A wafer with an insulating layer buried under a thin silicon layer | 3 | -| SLC / MLC / TLC / QLC | — | 單層／多層／三層／四層式儲存單元 | NAND cells that store 1, 2, 3 or 4 bits each | 24 | -| Slurry | — | 研磨液 | The liquid of abrasive particles and chemicals used in CMP | 8 | -| Soft Error | — | 軟錯誤 | A non-permanent bit error caused by things like radiation particles | 24 | -| Source | — | 源極 | The terminal of a transistor where current flows in | 2 | -| Spacer | — | 側壁間隔物 | The insulating structures on both sides of the gate | 11 | -| Specification Limit | — | 規格界限 | The range a product requires; outside it, the product is out of spec | 17 | -| Split Lot | — | 分批實驗 | An experiment that divides one lot into groups with different conditions | 17 | -| Sputtering | — | 濺鍍 | Depositing a metal film by striking a target with ions | 5 | -| Staircase | — | 階梯結構 | The stepped edge of a 3D NAND stack that lets contacts land on each layer | 13 | -| Static Random-Access Memory | SRAM | 靜態隨機存取記憶體 | A memory cell often used to compare process density | 14 | -| Statistical Process Control | SPC | 統計製程管制 | Monitoring process stability with control charts | 17 | -| Stealth Dicing | — | 隱形切割 | Using a laser to form a modified layer inside the wafer and then separating the dies | 20 | -| Step Coverage | — | 階梯覆蓋 | How evenly a film covers an uneven surface | 5 | -| Stepping | — | 晶片版本 | The version label of a chip after a design fix | 24 | -| Stocker | — | 倉儲 | An automated store for wafer carriers | 1 | -| Strained Silicon | — | 應變矽 | Slightly deforming the silicon lattice so electrons or holes move faster | 12 | -| System Level Test | SLT | 系統級測試 | Testing a chip in an environment close to the real product | 22 | -| Target | — | 靶材 | The material source struck by ions during PVD sputtering | 5 | -| Temperature Cycling | TC | 溫度循環 | A reliability test that switches repeatedly between high and low temperatures | 22 | -| Test Key | — | 測試鍵 | A test structure in the scribe line used for electrical measurements | 19 | -| Tester | — | 測試機 | The machine that sends test signals and judges the chip's response | 19, 22 | -| Thermal Budget | — | 熱預算 | The total high-temperature exposure a wafer experiences during processing | 7 | -| Thermal Oxidation | — | 熱氧化 | Growing an oxide on silicon at high temperature | 5 | -| Threshold Voltage | Vt | 臨界電壓 | The minimum gate voltage needed to turn a transistor on | 2, 19 | -| Through-Silicon Via | TSV | 矽穿孔 | A metal wire that passes vertically through a die | 13, 21 | -| Time-Dependent Dielectric Breakdown | TDDB | 時間相依介電崩潰 | An insulator breaking down after long exposure to an electric field | 22 | -| Track-in / Track-out | — | 進站與出站 | Recording in the system that processing has started or finished | 23 | -| Ultrapure Water | UPW | 超純水 | Cleaning water with almost no impurities | 1, 9 | -| Underfill | — | 底部填充 | The resin filled between a flip-chip die and the substrate | 20 | -| Via | — | 導通孔 | A metal-filled hole connecting two metal layers | 10 | -| Virtual Metrology | VM | 虛擬量測 | Estimating measurement results from tool data during processing | 23 | -| Wafer | — | 晶圓 | The round silicon slice on which chips are made | 3 | -| Wafer Acceptance Test | WAT | 晶圓允收測試 | Measuring test keys in the scribe lines to confirm the process results | 19 | -| Wafer ID | — | 晶圓編號 | A number laser-marked on a wafer to track it | 3 | -| Wafer Map | — | 晶圓圖 | A map of the test results of every die on a wafer | 16, 19 | -| Wafer Start | — | 投片 | Releasing blank wafers into production | 0 | -| Wafer-Level Packaging | WLP | 晶圓級封裝 | Packaging done directly on the wafer, about the size of the die | 20 | -| Wear Leveling | — | 平均抹寫 | Firmware that spreads wear evenly across NAND blocks | 24 | -| Well | — | 井 | A doped region for building NMOS or PMOS transistors | 2, 11 | -| Wet Etch | — | 濕蝕刻 | Etching with a chemical solution | 6 | -| Wire Bonding | — | 打線接合 | Connecting the die to the package with fine metal wires | 20 | -| Word Line | — | 字元線 | The wire in a memory array that switches memory cells on and off | 13 | -| Work in Process | WIP | 在製品 | Wafers still on the line and not yet finished | 1 | -| Yield | — | 良率 | The fraction of good products among all products made | 16 | -| Yield Learning Curve | — | 良率學習曲線 | The gradual rise in yield of a new process over time | 16 | +| Term | Abbreviation | Traditional Chinese | Simplified Chinese | Description | Chapter | +| --- | --- | --- | --- | --- | --- | +| Activation | — | 活化 | 激活 | Annealing that moves implanted impurity atoms into lattice sites so they start to conduct | 7 | +| Advanced Process Control | APC | 先進製程控制 | 先进工艺控制 | Umbrella term for automatic process control methods such as R2R and FDC | 17 | +| After Develop Inspection | ADI | 顯影後檢查 | 显影后检查 | Measurement of line width, overlay and defects after lithography | 4 | +| After Etch Inspection | AEI | 蝕刻後檢查 | 刻蚀后检查 | Measurement of line width and defects after etching | 6 | +| Alignment Mark | — | 對準記號 | 对准标记 | A pattern left by a previous layer that the scanner uses to find the right position | 4, 15 | +| Angstrom | Å | 埃 | 埃 | 0.1 nm; the unit used to name some new-generation process nodes | 14 | +| Anisotropic | — | 非等向 | 各向异性 | Etching that proceeds mainly in one direction | 6 | +| Anneal | — | 退火 | 退火 | Heating that repairs the crystal lattice and activates impurities | 7 | +| Ashing | — | 去光阻（灰化） | 去光刻胶（灰化） | Removing photoresist with an oxygen plasma | 6 | +| Aspect Ratio | — | 深寬比 | 深宽比 | The ratio of the depth of a hole or trench to its width | 6, 13 | +| Atomic Layer Deposition | ALD | 原子層沉積 | 原子层沉积 | A deposition method that grows one atomic layer at a time, extremely uniform | 5 | +| Automated Material Handling System | AMHS | 自動物料搬運系統 | 自动物料搬运系统 | Overhead vehicles and stockers that move wafer carriers automatically | 1, 23 | +| Back End of Line | BEOL | 後段製程 | 后段工艺 | The stage inside the fab that builds the multilevel metal wiring | 11 | +| Backside Power Delivery | — | 背面供電 | 背面供电 | Building the power wiring on the back of the wafer | 12 | +| Bad Block Management | — | 壞區塊管理 | 坏块管理 | Marking and avoiding unusable blocks in NAND | 24 | +| Ball Grid Array | BGA | 球柵陣列 | 球栅阵列 | A package with solder balls covering its bottom | 20 | +| Barrier Layer | — | 阻障層 | 阻挡层 | A thin layer that keeps copper from diffusing into insulators and silicon | 10 | +| Batch Tool | — | 批次式機台 | 批式设备 | A tool that processes many wafers at once, such as a furnace | 1, 5 | +| Bathtub Curve | — | 浴缸曲線 | 浴缸曲线 | The curve of failure rate over time, high at both ends and low in the middle | 22 | +| Bias Temperature Instability | BTI | 偏壓溫度不穩定性 | 偏置温度不稳定性 | Vt drift over time caused by high temperature and voltage | 22 | +| Bin | — | 分類 | 分类 | The category a die is sorted into after testing | 19 | +| Binning | — | 分級 | 分级 | Sorting chips of the same type into grades by speed or power | 22, 24 | +| Bit Line | — | 位元線 | 位线 | The wire in a memory array that carries data for reading and writing | 13 | +| Bond Pad | Pad | 焊墊 | 焊盘 | A metal contact on the chip for test probes and package connections | 11, 19, 20 | +| Bump | — | 凸塊 | 凸块 | A raised metal contact that connects a flip-chip die to the substrate | 20, 21 | +| Burn-in | — | 預燒 | 老化筛选 | Running chips at high temperature and voltage to screen out early failures | 22 | +| Cap Layer | — | 覆蓋層 | 覆盖层 | A thin film covering copper after CMP to prevent oxidation and diffusion | 10 | +| CD-SEM | — | 線寬量測電子顯微鏡 | 线宽测量电子显微镜 | An electron microscope that measures line width from above | 15 | +| Chamber | — | 腔體 | 腔体 | The enclosed space inside a tool where processing takes place | 6 | +| Channel | — | 通道 | 沟道 | The region of a transistor between source and drain, controlled by the gate | 2 | +| Channel Hole | — | 通道孔 | 沟道孔 | In 3D NAND, a vertical hole through the entire stack | 13 | +| Channeling | — | 通道效應 | 沟道效应 | Ions traveling too deep along open paths in the crystal lattice | 7 | +| Chemical Mechanical Planarization | CMP | 化學機械研磨 | 化学机械抛光 | Combining chemical and mechanical action to flatten a surface or remove excess material | 8 | +| Chemical Vapor Deposition | CVD | 化學氣相沉積 | 化学气相沉积 | Forming a film by reacting gases on the wafer surface | 5 | +| Chip Probing | CP | 晶圓針測 | 晶圆探针测试 | Testing the function of each die on the wafer; also called wafer sort | 19 | +| Chiplet | — | 小晶片 | 芯粒（小芯片） | One of several smaller, independent chips that together replace one large chip | 21 | +| Cleanroom | — | 無塵室（潔淨室） | 洁净室 | A production space with strict control of particles and environment | 1 | +| Commonality Analysis | — | 共通性分析 | 共因分析 | Finding the tools, chambers or time periods that abnormal wafers have in common | 16, 23 | +| Complementary Metal-Oxide-Semiconductor | CMOS | 互補式金屬氧化物半導體 | 互补金属氧化物半导体 | Circuit technology that uses NMOS and PMOS in pairs | 2, 11 | +| Contact | — | 接觸窗 | 接触孔 | A metal-filled hole connecting a transistor to the first metal layer | 10, 11 | +| Contacted Poly Pitch | CPP | 閘極間距 | 栅极间距 | The distance between two neighboring gates | 14 | +| Control Limit | — | 管制界限 | 控制限 | A range calculated from normal process behavior, used to judge whether the process is abnormal | 17 | +| Critical Dimension | CD | 關鍵尺寸 | 关键尺寸 | The dimension of a pattern that most needs control, such as a line width | 4, 15 | +| Cycle Time | — | 生產週期 | 生产周期 | How long a lot takes to go from wafer start to completion | 1, 11 | +| Czochralski Method | CZ | 柴可拉斯基長晶法 | 直拉法 | Pulling a single-crystal ingot out of molten silicon | 3 | +| Damascene | — | 大馬士革製程 | 大马士革工艺 | Making wires by etching trenches, filling them with metal and polishing | 10 | +| Days per Mask Layer | — | 每層光罩天數 | 每层掩模版天数 | Cycle time divided by the number of mask layers, used to compare efficiency | 11 | +| Deep Ultraviolet | DUV | 深紫外光 | 深紫外光 | The 248 nm and 193 nm lithography light sources | 4 | +| Defect | — | 缺陷 | 缺陷 | Any abnormality on a wafer that should not be there | 15 | +| Defect Review | — | 複檢 | 复检 | Taking close-up electron microscope images of defects and classifying them | 15 | +| Design of Experiments | DOE | 實驗設計 | 实验设计 | Systematically changing several factors at once to find the best conditions | 17 | +| Design-Technology Co-Optimization | DTCO | 設計與製程共同最佳化 | 设计与工艺协同优化 | Tuning design and process together to improve density and performance | 14 | +| Develop | — | 顯影 | 显影 | Dissolving the unwanted photoresist so that the pattern appears | 4 | +| Dicing | — | 切割 | 切割 | Cutting the wafer into dies along the scribe lines | 20 | +| Die | — | 晶粒 | 裸片 | One of the identical circuit units on a wafer | 0 | +| Dishing | — | 碟化 | 碟形凹陷 | The center of a wide metal line polished into a dip | 8 | +| Doping | — | 摻雜 | 掺杂 | Deliberately adding small amounts of elements to change how a semiconductor conducts | 2 | +| Dose | — | 劑量 | 剂量 | The number of atoms implanted per unit area | 7 | +| Drain | — | 汲極 | 漏极 | The terminal of a transistor where current flows out | 2 | +| Dry Etch | — | 乾蝕刻 | 干法刻蚀 | Etching with a plasma | 6 | +| Dummy Fill | — | 假圖形 | 填充图形 | Non-functional patterns added to even out pattern density | 8 | +| Dummy Wafer | — | 擋片 | 挡片 | A non-product wafer used to fill empty slots or condition a tool | 3 | +| Dynamic Random Access Memory | DRAM | 動態隨機存取記憶體 | 动态随机存储器 | Memory that stores charge in capacitors and must be refreshed regularly | 13, 24 | +| Early Failure | — | 早期失效 | 早期失效 | Failure early in use, which burn-in can screen out | 22 | +| Electromigration | EM | 電遷移 | 电迁移 | Long-term current pushing metal atoms along until the wire breaks | 10, 22 | +| Electroplating | — | 電鍍 | 电镀 | Depositing metal onto the wafer in a plating bath | 10 | +| Electrostatic Discharge | ESD | 靜電放電 | 静电放电 | Damage from a sudden static discharge; also a reliability test item | 22 | +| Endpoint Detection | — | 終點偵測 | 终点检测 | Methods that tell when etching or polishing has reached its target | 6, 8 | +| Engineering Change Notice | ECN | 工程變更通知 | 工程变更通知 | The fab's internal change request and approval process | 18 | +| Epitaxy | — | 磊晶 | 外延 | Growing a single-crystal film that continues the lattice underneath | 5, 12 | +| Erosion | — | 侵蝕 | 侵蚀 | A whole area of dense lines polished lower than its surroundings | 8 | +| Errata | — | 勘誤表 | 勘误表 | A list of a chip's known problems and their workarounds | 24 | +| Error Correction Code | ECC | 錯誤更正碼 | 纠错码 | A code that detects and corrects a small number of bit errors | 24 | +| Etch Rate | — | 蝕刻率 | 刻蚀速率 | How deep the etch goes per unit of time | 6 | +| Etch Stop Layer | — | 蝕刻停止層 | 刻蚀停止层 | An etch-resistant layer that makes etching stop in the right place | 5, 6 | +| Exposure Field | Shot | 曝光區 | 曝光区 | The area a scanner exposes in one shot | 4, 16 | +| Extreme Ultraviolet | EUV | 極紫外光 | 极紫外光 | A 13.5 nm lithography light source | 4 | +| Fab | — | 晶圓廠 | 晶圆厂 | A factory that makes wafers | 1 | +| Fabless | — | IC 設計公司 | IC 设计公司 | A company that designs chips but has no factory of its own | 0 | +| Failure Analysis | FA | 故障分析 | 失效分析 | Analysis that finds where and why a chip failed | 16 | +| Failures In Time | FIT | — | — | The number of failures per billion device-hours | 22 | +| Fan-Out Packaging | — | 扇出型封裝 | 扇出型封装 | A package that uses redistribution layers to spread contacts beyond the die area | 21 | +| Fault Detection and Classification | FDC | 錯誤偵測與分類 | 故障检测与分类 | A system that monitors tool sensor data in real time to detect abnormalities | 17 | +| Fin Field-Effect Transistor | FinFET | 鰭式場效電晶體 | 鳍式场效应晶体管 | A transistor whose gate wraps a fin-shaped channel on three sides | 12 | +| Final Test | FT | 最終測試 | 最终测试 | Functional and electrical testing after packaging and before shipment | 22 | +| Flash Translation Layer | FTL | 快閃記憶體轉換層 | 闪存转换层 | Firmware that maps logical addresses to physical addresses in NAND | 24 | +| Flip Chip | — | 覆晶 | 倒装芯片 | A die facing down, connected directly to the substrate through bumps | 20 | +| Focused Ion Beam | FIB | 聚焦離子束 | 聚焦离子束 | An analysis tool that cuts precisely at a chosen location | 16 | +| Foundry | — | 晶圓代工 | 晶圆代工 | A business model of manufacturing chips for customers | 0 | +| Front End of Line | FEOL | 前段製程 | 前段工艺 | The stage inside the fab that builds the transistors | 11 | +| Front Opening Unified Pod | FOUP | 前開式晶圓傳送盒 | 前开式晶圆传送盒 | The sealed carrier for 300 mm wafers, holding up to 25 wafers | 1 | +| Furnace | — | 爐管 | 炉管 | A high-temperature batch tool used for oxidation, annealing and some CVD | 5, 7 | +| Fuse | — | 熔絲 | 熔丝 | A programmable element used to switch in spare circuits or record chip data | 13, 19, 24 | +| Future Hold | — | 預約 Hold | 预约 Hold | A hold that automatically stops wafers when they reach a specified step | 18 | +| Garbage Collection | — | 垃圾回收 | 垃圾回收 | The NAND firmware mechanism that clears out invalid data and reclaims space | 24 | +| Gate | — | 閘極 | 栅极 | The electrode that switches a transistor on and off | 2 | +| Gate Oxide | — | 閘極氧化層 | 栅极氧化层 | The thin insulator between the gate and the channel | 2 | +| Gate-All-Around | GAA | 環繞式閘極 | 全环绕栅 | A transistor structure in which the gate wraps the channel on all four sides | 12 | +| Half Pitch | — | 半間距 | 半间距 | Half of the pitch | 14 | +| Handler | — | 分類機 | 测试分选机 | The machine that moves and sorts packaged chips during final test | 22 | +| Hard Mask | — | 硬遮罩 | 硬掩模 | A masking film that withstands etching better than photoresist | 5 | +| High Bandwidth Memory | HBM | 高頻寬記憶體 | 高带宽存储器 | Memory made of several DRAM dies stacked with TSVs | 13, 21 | +| High Temperature Operating Life | HTOL | 高溫操作壽命測試 | 高温工作寿命测试 | A reliability test that runs chips powered at high temperature for a long time | 22 | +| High-k Metal Gate | HKMG | 高介電常數金屬閘極 | 高介电常数金属栅极 | A structure that pairs a high-k gate insulator with a metal gate | 11, 12 | +| Highly Accelerated Stress Test | HAST | 高加速溫濕度測試 | 高加速应力测试 | A reliability test that uses high temperature, high humidity and pressure to speed up moisture ingress | 22 | +| Hold | — | 扣留 | 扣留 | Stopping production of a lot or a tool | 18 | +| Hot Carrier Injection | HCI | 熱載子注入 | 热载流子注入 | High-energy electrons entering the gate insulator and aging the transistor | 22 | +| Hot Lot | — | 急件 | 急件 | A lot flagged for priority production | 1 | +| Hybrid Bonding | — | 混合鍵合 | 混合键合 | A chip-stacking technique that bonds copper contacts and insulator surfaces directly at the same time | 21 | +| Immersion Lithography | — | 浸潤式微影 | 浸没式光刻 | Lithography with water between the lens and the wafer for better resolution | 4 | +| Ingot | — | 晶棒 | 晶棒 | The cylindrical single-crystal silicon pulled during crystal growth | 3 | +| Inner Spacer | — | 內側間隔物 | 内侧墙 | In a GAA structure, the internal insulator separating the gate from the source and drain | 12 | +| Inspection | — | 檢測 | 检测 | Searching a wafer for defects | 15 | +| Integrated Device Manufacturer | IDM | 整合元件製造廠 | 集成器件制造商 | A company that designs, manufactures and sells its own chips | 0 | +| Interlock | — | 防呆 | 联锁（防错） | A system check that makes a wrong operation impossible | 23 | +| Interposer | — | 中介層 | 中介层 | An adapter layer that connects several chips to the package substrate | 21 | +| Ion Implantation | — | 離子佈植 | 离子注入 | Accelerating impurity ions and shooting them into silicon | 7 | +| Isotropic | — | 等向 | 各向同性 | Etching that proceeds at the same speed in all directions | 6 | +| Killer Defect | — | 致命缺陷 | 致命缺陷 | A defect that makes a chip fail | 15, 16 | +| Known Good Die | KGD | 已知良好晶粒 | 已知良好裸片 | A die confirmed to be good by testing | 19, 21 | +| Leadframe | — | 導線架 | 引线框架 | A metal frame that holds the die and provides the external leads | 20 | +| Lithography | — | 微影 | 光刻 | The process that uses light to transfer a mask pattern into photoresist; called "yellow light" in Taiwanese fabs | 4 | +| Load Port | — | 晶圓盒裝載埠 | 晶圆盒装载口 | The platform at the front of a tool where a wafer carrier is placed | 1 | +| Loading Effect | — | 負載效應 | 负载效应 | Etch rates that differ between dense and sparse pattern areas | 6 | +| Lot | — | 批 | 批 | A group of wafers processed together, up to 25 wafers | 0 | +| Lot History | — | 履歷 | 履历 | The complete record of the steps, tools, times and measurements a wafer went through | 16, 18, 23 | +| Low Pressure CVD | LPCVD | 低壓化學氣相沉積 | 低压化学气相沉积 | CVD that uses high temperature for energy and gives high-quality films | 5 | +| Low-k Dielectric | Low-k | 低介電常數材料 | 低介电常数材料 | An insulating material that reduces interference between wires | 10 | +| Manufacturing Execution System | MES | 製造執行系統 | 制造执行系统 | The core system that manages the production floor and records wafer status and history | 23 | +| Mask / Reticle | — | 光罩 | 掩模版 | A quartz plate carrying the pattern of one circuit layer | 4 | +| Material Review Board | MRB | 物料審查會議 | 物料审查会议 | A cross-functional meeting that decides what to do with nonconforming material | 18 | +| Mature Node | — | 成熟製程 | 成熟工艺 | A process generation that has been in production for years and costs less | 14 | +| Metal-Oxide-Semiconductor Field-Effect Transistor | MOSFET | 金屬氧化物半導體場效電晶體 | 金属氧化物半导体场效应晶体管 | A transistor whose channel is turned on and off by the gate voltage | 2 | +| Metrology | — | 量測 | 测量 | Measuring specific values such as film thickness and line width | 15 | +| Micro Bump | — | 微凸塊 | 微凸块 | A small bump with a pitch of tens of micrometers, used for chip stacking | 13, 21 | +| Middle of Line | MOL | 中段製程 | 中段工艺 | The stage that connects the transistors to the metal layers | 11 | +| Mini-environment | — | 迷你環境 | 微环境（迷你环境） | A design that keeps only the small space around the wafer ultra-clean | 1 | +| Minimum Metal Pitch | MMP | 最小金屬間距 | 最小金属间距 | The pitch of the densest metal layer | 14 | +| Moisture Sensitivity Level | MSL | 濕度敏感等級 | 湿度敏感等级 | A classification of how sensitive a package is to moisture | 20 | +| Monitor Wafer | — | 控片 | 控片 | A non-product wafer used to check the condition of a tool | 3 | +| Moore's Law | — | 摩爾定律 | 摩尔定律 | The trend of the number of transistors on a chip doubling about every two years | 2, 14 | +| NAND Flash | — | NAND 快閃記憶體 | NAND 闪存 | Memory that keeps its data when power is off | 13, 24 | +| Nanosheet | — | 奈米片 | 纳米片 | One of the horizontally stacked sheet channels in a GAA transistor | 12 | +| Native Oxide | — | 原生氧化層 | 原生氧化层 | A thin oxide that grows naturally once a silicon surface meets air | 5, 9 | +| Notch | — | 晶圓缺口 | 晶圆缺口 | A small cut in the wafer edge that marks its orientation | 3 | +| Optical Critical Dimension | OCD | 光學關鍵尺寸量測 | 光学关键尺寸测量 | Analyzing scattered light with a model to infer a 3D profile | 15 | +| Optical Proximity Correction | OPC | 光學鄰近效應修正 | 光学邻近效应修正 | Modifying mask patterns to compensate for distortion during imaging | 4 | +| Out of Control | OOC | 超出管制界限 | 超出控制限 | Data outside the control limits, a sign that the process is abnormal | 17 | +| Out of Control Action Plan | OCAP | 異常處理計畫 | 异常处理计划 | Predefined steps to follow when an abnormality occurs | 18 | +| Out of Spec | OOS | 超出規格 | 超出规格 | Data outside the specification limits, meaning the product is out of spec | 17 | +| Outsourced Semiconductor Assembly and Test | OSAT | 封裝測試廠 | 封装测试厂 | A company that provides packaging and test services | 0 | +| Over Etch | — | 過度蝕刻 | 过度刻蚀 | Etching a little longer after the endpoint to make sure the material is cleared | 6 | +| Overhead Hoist Transport | OHT | 天車 | 天车 | Vehicles on ceiling rails that carry wafer carriers | 1 | +| Overlay | — | 疊對誤差 | 套刻误差 | The alignment error between two layers of patterns | 4 | +| Particle | — | 微粒 | 微粒 | A tiny particle on the wafer, the most common source of defects | 1, 9 | +| Passivation | — | 保護層 | 钝化层 | The top insulating layer that protects the chip, open only at the bond pads | 11 | +| Photoresist | PR | 光阻 | 光刻胶 | A light-sensitive material used to transfer patterns | 4 | +| Physical Vapor Deposition | PVD | 物理氣相沉積 | 物理气相沉积 | Depositing films by physical means such as sputtering | 5 | +| Pitch | — | 間距 | 间距 | In a repeating pattern, the width of one line plus one space | 14 | +| Plasma | — | 電漿 | 等离子体 | A gas excited into a mixture of ions, electrons and reactive fragments | 6 | +| Plasma-Enhanced CVD | PECVD | 電漿輔助化學氣相沉積 | 等离子体增强化学气相沉积 | CVD that uses a plasma for energy and can run at lower temperatures | 5 | +| PN Junction | — | PN 接面 | PN 结 | The boundary between P-type and N-type regions | 2 | +| Polysilicon | Poly | 多晶矽 | 多晶硅 | Silicon made of many small grains with different orientations | 3, 11 | +| Post-Exposure Bake | PEB | 曝後烤 | 曝光后烘烤 | Heating after exposure to complete the chemical reaction in the resist | 4 | +| Predictive Maintenance | — | 預測性保養 | 预测性维护 | Predicting from tool data when parts will need replacing | 23 | +| Preventive Maintenance | PM | 預防保養 | 预防性维护 | Regularly stopping a tool for maintenance | 1 | +| Probe Card | — | 探針卡 | 探针卡 | The set of probes that touches the die pads during wafer test | 19 | +| Prober | — | 針測機 | 探针台 | The machine that moves the wafer so the probes land on each die during CP | 19 | +| Process Capability Index | Cpk | 製程能力指標 | 过程能力指数 | A measure of how comfortably a process fits within its specifications | 17 | +| Process Design Kit | PDK | 製程設計套件 | 工艺设计套件 | The design rules and electrical models a fab provides to designers | 14 | +| Process Node | — | 製程節點 | 工艺节点 | The name of a generation of process technology | 14 | +| Product / Process Change Notification | PCN | 產品／製程變更通知 | 产品／工艺变更通知 | A notice to customers about a product or process change | 18 | +| Queue Time | Q-Time | 等待時間限制 | 等待时间限制 | The maximum time allowed to wait between two steps | 9 | +| Rapid Thermal Anneal | RTA | 快速熱退火 | 快速热退火 | A high-temperature anneal completed within seconds | 7 | +| Re-entrant Flow | — | 重複進入流程 | 重复进入流程 | A production flow in which wafers return to the same kind of tool many times | 11 | +| Recipe | — | 配方 | 配方 | The set of parameters a tool uses to run a process step | 0 | +| Redistribution Layer | RDL | 重佈線層 | 重布线层 | A wiring layer that moves contacts to other positions | 21 | +| Redundancy Repair | — | 修補 | 修补 | Replacing bad memory cells with spare circuits | 13, 19 | +| Refresh | — | 刷新 | 刷新 | Regularly rewriting DRAM data to make up for lost charge | 13, 24 | +| Release | — | 放行 | 放行 | Lifting a hold so the wafers can continue production | 18 | +| Reliability | — | 可靠度 | 可靠性 | How long a chip keeps working under its intended operating conditions | 22 | +| Rework | — | 重工 | 返工 | Removing part of a result and doing it again | 4, 18 | +| Root Cause | — | 根本原因 | 根本原因 | The most fundamental cause of an abnormality | 18 | +| Route | — | 流程 | 流程 | The steps a product must go through, in order | 0, 11 | +| Row Hammer | — | — | 行锤效应 | Repeatedly accessing one DRAM row and flipping bits in neighboring rows | 24 | +| Run-to-Run Control | R2R | 批次間控制 | 批次间控制 | Automatically adjusting the next lot's process parameters based on measurements | 17 | +| Sacrificial Layer | — | 犧牲層 | 牺牲层 | A material built to hold a place and removed later | 12 | +| Sampling | — | 抽樣 | 抽样 | Measuring only some of the lots, wafers or sites | 15 | +| Scanner | — | 曝光機 | 曝光机 | The tool that projects a reduced image of the mask onto the wafer | 4 | +| Scrap | — | 報廢 | 报废 | Taking wafers out of production for good | 18 | +| Scribe Line | — | 切割道 | 切割道 | The space between dies reserved for dicing and test keys | 0, 19 | +| Seasoning | — | 腔體調理 | 腔体调理 | Running dummy wafers after maintenance to stabilize the chamber | 6 | +| SECS/GEM | — | 機台通訊標準 | 设备通信标准 | The common communication standard between tools and factory systems | 23 | +| Seed Layer | — | 晶種層 | 种子层 | A thin metal layer deposited before plating as its starting point | 10 | +| Selectivity | — | 選擇比 | 选择比 | The ratio of the etch rate of the target material to that of another material | 6 | +| Shallow Trench Isolation | STI | 淺溝槽隔離 | 浅沟槽隔离 | Separating devices with shallow trenches filled with insulator | 11 | +| Sheet Resistance | Rs | 片電阻 | 方块电阻 | The resistance of a thin layer, reflecting its doping or thickness | 7, 15 | +| Short-Channel Effect | SCE | 短通道效應 | 短沟道效应 | Loss of gate control and higher leakage when the channel is too short | 12 | +| Silicide | — | 金屬矽化物 | 金属硅化物 | A low-resistance compound formed by reacting a metal with silicon | 11 | +| Silicon on Insulator | SOI | 絕緣層上覆矽 | 绝缘体上硅 | A wafer with an insulating layer buried under a thin silicon layer | 3 | +| SLC / MLC / TLC / QLC | — | 單層／多層／三層／四層式儲存單元 | 单级／多级／三级／四级存储单元 | NAND cells that store 1, 2, 3 or 4 bits each | 24 | +| Slurry | — | 研磨液 | 抛光液 | The liquid of abrasive particles and chemicals used in CMP | 8 | +| Soft Error | — | 軟錯誤 | 软错误 | A non-permanent bit error caused by things like radiation particles | 24 | +| Source | — | 源極 | 源极 | The terminal of a transistor where current flows in | 2 | +| Spacer | — | 側壁間隔物 | 栅极侧墙 | The insulating structures on both sides of the gate | 11 | +| Specification Limit | — | 規格界限 | 规格界限 | The range a product requires; outside it, the product is out of spec | 17 | +| Split Lot | — | 分批實驗 | 分批实验 | An experiment that divides one lot into groups with different conditions | 17 | +| Sputtering | — | 濺鍍 | 溅射 | Depositing a metal film by striking a target with ions | 5 | +| Staircase | — | 階梯結構 | 阶梯结构 | The stepped edge of a 3D NAND stack that lets contacts land on each layer | 13 | +| Static Random-Access Memory | SRAM | 靜態隨機存取記憶體 | 静态随机存储器 | A memory cell often used to compare process density | 14 | +| Statistical Process Control | SPC | 統計製程管制 | 统计过程控制 | Monitoring process stability with control charts | 17 | +| Stealth Dicing | — | 隱形切割 | 隐形切割 | Using a laser to form a modified layer inside the wafer and then separating the dies | 20 | +| Step Coverage | — | 階梯覆蓋 | 台阶覆盖率 | How evenly a film covers an uneven surface | 5 | +| Stepping | — | 晶片版本 | 芯片版本 | The version label of a chip after a design fix | 24 | +| Stocker | — | 倉儲 | 晶圆盒自动存储设备 | An automated store for wafer carriers | 1 | +| Strained Silicon | — | 應變矽 | 应变硅 | Slightly deforming the silicon lattice so electrons or holes move faster | 12 | +| System Level Test | SLT | 系統級測試 | 系统级测试 | Testing a chip in an environment close to the real product | 22 | +| Target | — | 靶材 | 靶材 | The material source struck by ions during PVD sputtering | 5 | +| Temperature Cycling | TC | 溫度循環 | 温度循环 | A reliability test that switches repeatedly between high and low temperatures | 22 | +| Test Key | — | 測試鍵 | 测试结构 | A test structure in the scribe line used for electrical measurements | 19 | +| Tester | — | 測試機 | 测试机 | The machine that sends test signals and judges the chip's response | 19, 22 | +| Thermal Budget | — | 熱預算 | 热预算 | The total high-temperature exposure a wafer experiences during processing | 7 | +| Thermal Oxidation | — | 熱氧化 | 热氧化 | Growing an oxide on silicon at high temperature | 5 | +| Threshold Voltage | Vt | 臨界電壓 | 阈值电压 | The minimum gate voltage needed to turn a transistor on | 2, 19 | +| Through-Silicon Via | TSV | 矽穿孔 | 硅通孔 | A metal wire that passes vertically through a die | 13, 21 | +| Time-Dependent Dielectric Breakdown | TDDB | 時間相依介電崩潰 | 时间相关介质击穿 | An insulator breaking down after long exposure to an electric field | 22 | +| Track-in / Track-out | — | 進站與出站 | 进站与出站 | Recording in the system that processing has started or finished | 23 | +| Ultrapure Water | UPW | 超純水 | 超纯水 | Cleaning water with almost no impurities | 1, 9 | +| Underfill | — | 底部填充 | 底部填充胶 | The resin filled between a flip-chip die and the substrate | 20 | +| Via | — | 導通孔 | 通孔 | A metal-filled hole connecting two metal layers | 10 | +| Virtual Metrology | VM | 虛擬量測 | 虚拟测量 | Estimating measurement results from tool data during processing | 23 | +| Wafer | — | 晶圓 | 晶圆 | The round silicon slice on which chips are made | 3 | +| Wafer Acceptance Test | WAT | 晶圓允收測試 | 晶圆验收测试 | Measuring test keys in the scribe lines to confirm the process results | 19 | +| Wafer ID | — | 晶圓編號 | 晶圆编号 | A number laser-marked on a wafer to track it | 3 | +| Wafer Map | — | 晶圓圖 | 晶圆图 | A map of the test results of every die on a wafer | 16, 19 | +| Wafer Start | — | 投片 | 投片 | Releasing blank wafers into production | 0 | +| Wafer-Level Packaging | WLP | 晶圓級封裝 | 晶圆级封装 | Packaging done directly on the wafer, about the size of the die | 20 | +| Wear Leveling | — | 平均抹寫 | 磨损均衡 | Firmware that spreads wear evenly across NAND blocks | 24 | +| Well | — | 井 | 井 | A doped region for building NMOS or PMOS transistors | 2, 11 | +| Wet Etch | — | 濕蝕刻 | 湿法刻蚀 | Etching with a chemical solution | 6 | +| Wire Bonding | — | 打線接合 | 引线键合 | Connecting the die to the package with fine metal wires | 20 | +| Word Line | — | 字元線 | 字线 | The wire in a memory array that switches memory cells on and off | 13 | +| Work in Process | WIP | 在製品 | 在制品 | Wafers still on the line and not yet finished | 1 | +| Yield | — | 良率 | 良率 | The fraction of good products among all products made | 16 | +| Yield Learning Curve | — | 良率學習曲線 | 良率学习曲线 | The gradual rise in yield of a new process over time | 16 | --- diff --git a/ja/README.md b/ja/README.md index bc2031e..d3db34b 100644 --- a/ja/README.md +++ b/ja/README.md @@ -1,4 +1,4 @@ - +
@@ -8,7 +8,7 @@ **1 枚のウェーハを追いかけて、砂からチップまでの旅をたどる** -🌐 [繁體中文](../zh-TW/README.md) ｜ [English](../en/README.md) ｜ **日本語** ｜ [한국어](../ko/README.md) ｜ [ホーム](../README.md) +🌐 [简体中文](../zh-CN/README.md) ｜ [繁體中文](../zh-TW/README.md) ｜ [English](../en/README.md) ｜ **日本語** ｜ [한국어](../ko/README.md) ｜ [ホーム](../README.md)
diff --git a/ja/appendix/glossary.md b/ja/appendix/glossary.md index 1445941..c979dad 100644 --- a/ja/appendix/glossary.md +++ b/ja/appendix/glossary.md @@ -1,4 +1,4 @@ - + # 付録 A　用語集 @@ -8,253 +8,253 @@ 現場でこれらの言葉がどう使われるかは、[付録 B　現場用語](fab-jargon.md)を参照してください。 -| 英語 | 略語 | 日本語 | 繁體中文 | 説明 | 章 | -|---|---|---|---|---|---| -| Activation | — | 活性化 | 活化 | アニールで注入した不純物原子を格子位置に入れ、電気を流せるようにすること | 7 | -| Advanced Process Control | APC | 先進プロセス制御 | 先進製程控制 | R2R や FDC などの自動プロセス制御の総称 | 17 | -| After Develop Inspection | ADI | 現像後検査 | 顯影後檢查 | リソグラフィ後に線幅、重ね合わせ、欠陥を測る検査 | 4 | -| After Etch Inspection | AEI | エッチング後検査 | 蝕刻後檢查 | エッチング後に線幅と欠陥を測る検査 | 6 | -| Alignment Mark | — | アライメントマーク | 對準記號 | 前の層が残し、露光装置が位置合わせに使うパターン | 4、15 | -| Angstrom | Å | オングストローム | 埃 | 0.1 nm。一部の新世代ノードの名前に使われる単位 | 14 | -| Anisotropic | — | 異方性 | 非等向 | 主に一方向に進むエッチング | 6 | -| Anneal | — | アニール | 退火 | 加熱して結晶を修復し、不純物を活性化すること | 7 | -| Ashing | — | アッシング | 去光阻（灰化） | 酸素プラズマでレジストを除去すること | 6 | -| Aspect Ratio | — | アスペクト比 | 深寬比 | 穴や溝の深さと幅の比 | 6、13 | -| Atomic Layer Deposition | ALD | 原子層堆積 | 原子層沉積 | 原子 1 層ずつ成長させる、極めて均一な成膜法 | 5 | -| Automated Material Handling System | AMHS | 自動搬送システム | 自動物料搬運系統 | 天井搬送車とストッカーでキャリアを自動搬送するシステム | 1、23 | -| Back End of Line | BEOL | 配線工程 | 後段製程 | ファブ内で多層の金属配線を作る段階 | 11 | -| Backside Power Delivery | — | 裏面電源供給 | 背面供電 | 電源配線をウェーハの裏面に作ること | 12 | -| Bad Block Management | — | 不良ブロック管理 | 壞區塊管理 | NAND の使えないブロックを記録して避けること | 24 | -| Ball Grid Array | BGA | ボールグリッドアレイ | 球柵陣列 | 底面にはんだボールを並べたパッケージ | 20 | -| Barrier Layer | — | バリア層 | 阻障層 | 銅が絶縁膜やシリコンへ拡散するのを防ぐ薄い層 | 10 | -| Batch Tool | — | バッチ式装置 | 批次式機台 | 炉のように多数のウェーハを一度に処理する装置 | 1、5 | -| Bathtub Curve | — | バスタブ曲線 | 浴缸曲線 | 故障率の時間変化を表す、両端が高く中央が低い曲線 | 22 | -| Bias Temperature Instability | BTI | バイアス温度不安定性 | 偏壓溫度不穩定性 | 高温と電圧で Vt が時間とともにずれる現象 | 22 | -| Bin | — | ビン | 分類 | テスト後にダイを分けるカテゴリ | 19 | -| Binning | — | 選別 | 分級 | 同じ種類のチップを速度や消費電力で等級分けすること | 22、24 | -| Bit Line | — | ビット線 | 位元線 | メモリアレイでデータの読み書きを担う配線 | 13 | -| Bond Pad | Pad | ボンディングパッド | 焊墊 | テストの探針やパッケージ接続用のチップ上の金属接点 | 11、19、20 | -| Bump | — | バンプ | 凸塊 | フリップチップでダイと基板をつなぐ金属の突起 | 20、21 | -| Burn-in | — | バーンイン | 預燒 | 高温・高電圧で動作させ、初期故障をふるい落とすこと | 22 | -| Cap Layer | — | キャップ層 | 覆蓋層 | 銅 CMP 後に銅を覆い、酸化と拡散を防ぐ膜 | 10 | -| CD-SEM | — | 測長 SEM | 線寬量測電子顯微鏡 | 電子顕微鏡で上から線幅を測る装置 | 15 | -| Chamber | — | チャンバー | 腔體 | 装置の中で実際に処理を行う密閉空間 | 6 | -| Channel | — | チャネル | 通道 | ソースとドレインの間でゲートに制御される領域 | 2 | -| Channel Hole | — | チャネルホール | 通道孔 | 3D NAND で積層全体を貫く垂直な穴 | 13 | -| Channeling | — | チャネリング | 通道效應 | イオンが結晶格子のすき間に沿って深く入りすぎる現象 | 7 | -| Chemical Mechanical Planarization | CMP | 化学機械研磨 | 化學機械研磨 | 化学作用と機械研磨で表面を平らにし、余分な材料を除去すること | 8 | -| Chemical Vapor Deposition | CVD | 化学気相成長 | 化學氣相沉積 | ガスをウェーハ表面で反応させて膜を作る方法 | 5 | -| Chip Probing | CP | プロービング | 晶圓針測 | ウェーハ上でダイを 1 個ずつテストすること。ウェーハソートとも呼ぶ | 19 | -| Chiplet | — | チップレット | 小晶片 | 大きなチップを機能ごとに分けた小さなチップ | 21 | -| Cleanroom | — | クリーンルーム | 無塵室（潔淨室） | 粒子と環境を厳しく管理した生産空間 | 1 | -| Commonality Analysis | — | 共通性解析 | 共通性分析 | 異常なウェーハに共通する装置、チャンバー、時期を探す解析 | 16、23 | -| Complementary Metal-Oxide-Semiconductor | CMOS | 相補型金属酸化物半導体 | 互補式金屬氧化物半導體 | NMOS と PMOS をペアで使う回路技術 | 2、11 | -| Contact | — | コンタクト | 接觸窗 | トランジスタと 1 層目の金属をつなぐ金属を詰めた穴 | 10、11 | -| Contacted Poly Pitch | CPP | ゲートピッチ | 閘極間距 | 隣り合う二つのゲートの間隔 | 14 | -| Control Limit | — | 管理限界 | 管制界限 | プロセスのふだんの振る舞いから計算した、異常判定用の範囲 | 17 | -| Critical Dimension | CD | クリティカルディメンション | 關鍵尺寸 | 線幅など、パターンで最も管理すべき寸法 | 4、15 | -| Cycle Time | — | サイクルタイム | 生產週期 | ロットが投入から完成までにかかる時間 | 1、11 | -| Czochralski Method | CZ | チョクラルスキー法 | 柴可拉斯基長晶法 | 溶融シリコンから単結晶インゴットを引き上げる方法 | 3 | -| Damascene | — | ダマシン | 大馬士革製程 | 溝を掘って金属を埋め、研磨して配線を作る方法 | 10 | -| Days per Mask Layer | — | マスク 1 枚あたり日数 | 每層光罩天數 | サイクルタイムをマスク枚数で割った、効率比較の指標 | 11 | -| Deep Ultraviolet | DUV | 深紫外線 | 深紫外光 | 248 nm と 193 nm のリソグラフィ光源 | 4 | -| Defect | — | 欠陥 | 缺陷 | ウェーハ上にあってはならないあらゆる異常 | 15 | -| Defect Review | — | 欠陥レビュー | 複檢 | 電子顕微鏡で欠陥を近接撮影して分類すること | 15 | -| Design of Experiments | DOE | 実験計画法 | 實驗設計 | 複数の因子を系統的に同時に変えて最適条件を探す方法 | 17 | -| Design-Technology Co-Optimization | DTCO | 設計・プロセス協調最適化 | 設計與製程共同最佳化 | 設計とプロセスを一緒に最適化して密度と性能を上げること | 14 | -| Develop | — | 現像 | 顯影 | 不要なレジストを溶かしてパターンを出すこと | 4 | -| Dicing | — | ダイシング | 切割 | スクライブラインに沿ってウェーハをダイに切り分けること | 20 | -| Die | — | ダイ | 晶粒 | ウェーハ上に並ぶ同じ回路の一つひとつ | 0 | -| Dishing | — | ディッシング | 碟化 | 幅の広い金属配線の中央がへこむこと | 8 | -| Doping | — | ドーピング | 摻雜 | 半導体に元素を意図的に少量加え、電気的性質を変えること | 2 | -| Dose | — | ドーズ | 劑量 | イオン注入で単位面積あたりに注入する原子の数 | 7 | -| Drain | — | ドレイン | 汲極 | トランジスタで電流が流れ出る端子 | 2 | -| Dry Etch | — | ドライエッチング | 乾蝕刻 | プラズマで行うエッチング | 6 | -| Dummy Fill | — | ダミーパターン | 假圖形 | パターン密度をそろえるために加える電気的に使われない図形 | 8 | -| Dummy Wafer | — | ダミーウェーハ | 擋片 | 空きスロットを埋めたり装置を慣らしたりする非製品ウェーハ | 3 | -| Dynamic Random Access Memory | DRAM | DRAM | 動態隨機存取記憶體 | キャパシタに電荷をためて記憶し、定期的なリフレッシュが必要なメモリ | 13、24 | -| Early Failure | — | 初期故障 | 早期失效 | 使い始めてすぐに起こる故障。バーンインでふるい落とせる | 22 | -| Electromigration | EM | エレクトロマイグレーション | 電遷移 | 長期の電流が金属原子を押し流し、配線が切れる現象 | 10、22 | -| Electroplating | — | 電解めっき | 電鍍 | めっき液の中でウェーハに金属を析出させること | 10 | -| Electrostatic Discharge | ESD | 静電気放電 | 靜電放電 | 静電気の瞬間的な放電による損傷。信頼性試験の項目でもある | 22 | -| Endpoint Detection | — | 終点検出 | 終點偵測 | エッチングや研磨が目標に達したかを判断する方法 | 6、8 | -| Engineering Change Notice | ECN | 技術変更通知 | 工程變更通知 | 工場内部の変更申請と承認の手続き | 18 | -| Epitaxy | — | エピタキシー | 磊晶 | 下地の格子を引き継いだ単結晶膜を成長させること | 5、12 | -| Erosion | — | エロージョン | 侵蝕 | 配線が密な領域全体が周囲より低く削れること | 8 | -| Errata | — | エラッタ | 勘誤表 | チップの既知の問題と回避方法の一覧 | 24 | -| Error Correction Code | ECC | 誤り訂正符号 | 錯誤更正碼 | 少数のビット誤りを検出して訂正する符号 | 24 | -| Etch Rate | — | エッチングレート | 蝕刻率 | 単位時間あたりに削れる深さ | 6 | -| Etch Stop Layer | — | エッチングストップ層 | 蝕刻停止層 | エッチングを正しい位置で止めるための削れにくい層 | 5、6 | -| Exposure Field | Shot | ショット | 曝光區 | 露光装置が一度に露光する領域 | 4、16 | -| Extreme Ultraviolet | EUV | 極端紫外線 | 極紫外光 | 波長 13.5 nm のリソグラフィ光源 | 4 | -| Fab | — | ファブ | 晶圓廠 | ウェーハを製造する工場 | 1 | -| Fabless | — | ファブレス | IC 設計公司 | チップを設計するが自社工場を持たない会社 | 0 | -| Failure Analysis | FA | 故障解析 | 故障分析 | チップが壊れた場所と原因を突き止める解析 | 16 | -| Failures In Time | FIT | FIT | — | 10 億デバイス時間あたりの故障回数 | 22 | -| Fan-Out Packaging | — | ファンアウトパッケージ | 扇出型封裝 | 再配線層で接点をダイの外まで広げるパッケージ | 21 | -| Fault Detection and Classification | FDC | 異常検知・分類 | 錯誤偵測與分類 | 装置のセンサーデータをリアルタイム監視して異常を検出するシステム | 17 | -| Fin Field-Effect Transistor | FinFET | フィン型トランジスタ | 鰭式場效電晶體 | フィン状のチャネルをゲートが三方から包むトランジスタ | 12 | -| Final Test | FT | 最終テスト | 最終測試 | パッケージ後、出荷前の機能と電気特性のテスト | 22 | -| Flash Translation Layer | FTL | フラッシュ変換層 | 快閃記憶體轉換層 | NAND の論理アドレスと物理アドレスを対応させるファームウェア | 24 | -| Flip Chip | — | フリップチップ | 覆晶 | ダイの表面を下に向け、バンプで基板と直接つなぐ方式 | 20 | -| Focused Ion Beam | FIB | 集束イオンビーム | 聚焦離子束 | 狙った場所を精密に切断する解析装置 | 16 | -| Foundry | — | ファウンドリ | 晶圓代工 | 顧客のためにチップを製造するビジネスモデル | 0 | -| Front End of Line | FEOL | トランジスタ形成工程 | 前段製程 | ファブ内でトランジスタを作る段階 | 11 | -| Front Opening Unified Pod | FOUP | FOUP | 前開式晶圓傳送盒 | 300 mm ウェーハを最大 25 枚入れる密閉キャリア | 1 | -| Furnace | — | 炉（ファーネス） | 爐管 | 酸化、アニール、一部の CVD に使う高温のバッチ式装置 | 5、7 | -| Fuse | — | ヒューズ | 熔絲 | 予備回路への切り替えやチップ情報の記録に使う書き込み可能な素子 | 13、19、24 | -| Future Hold | — | 予約ホールド | 預約 Hold | 指定した工程に着いたときに自動でウェーハを止める設定 | 18 | -| Garbage Collection | — | ガベージコレクション | 垃圾回收 | NAND の無効データを整理し、空き領域を回収する仕組み | 24 | -| Gate | — | ゲート | 閘極 | トランジスタのオン・オフを制御する電極 | 2 | -| Gate Oxide | — | ゲート酸化膜 | 閘極氧化層 | ゲートとチャネルの間の薄い絶縁膜 | 2 | -| Gate-All-Around | GAA | ゲートオールアラウンド | 環繞式閘極 | ゲートがチャネルを四方から包むトランジスタ構造 | 12 | -| Half Pitch | — | ハーフピッチ | 半間距 | ピッチの半分 | 14 | -| Handler | — | ハンドラー | 分類機 | 最終テストでパッケージ済みチップを搬送・分類する装置 | 22 | -| Hard Mask | — | ハードマスク | 硬遮罩 | レジストよりエッチングに強いマスク膜 | 5 | -| High Bandwidth Memory | HBM | 広帯域メモリ | 高頻寬記憶體 | TSV で複数の DRAM を積み重ねたメモリ | 13、21 | -| High Temperature Operating Life | HTOL | 高温動作寿命試験 | 高溫操作壽命測試 | 高温で長時間通電して動かす信頼性試験 | 22 | -| High-k Metal Gate | HKMG | 高誘電率金属ゲート | 高介電常數金屬閘極 | High-k 絶縁膜と金属ゲートを組み合わせた構造 | 11、12 | -| Highly Accelerated Stress Test | HAST | 高加速温湿度試験 | 高加速溫濕度測試 | 高温、高湿、加圧で湿気の侵入を加速する信頼性試験 | 22 | -| Hold | — | ホールド | 扣留 | ロットや装置の生産を止めること | 18 | -| Hot Carrier Injection | HCI | ホットキャリア注入 | 熱載子注入 | 高エネルギーの電子がゲート絶縁膜に入り、トランジスタが劣化する現象 | 22 | -| Hot Lot | — | 特急ロット | 急件 | 優先して生産するロット | 1 | -| Hybrid Bonding | — | ハイブリッドボンディング | 混合鍵合 | 銅の接点と絶縁膜を同時に直接接合するチップ積層技術 | 21 | -| Immersion Lithography | — | 液浸露光 | 浸潤式微影 | レンズとウェーハの間に水を入れて解像力を上げる露光 | 4 | -| Ingot | — | インゴット | 晶棒 | 結晶成長で引き上げた円柱状の単結晶シリコン | 3 | -| Inner Spacer | — | インナースペーサー | 內側間隔物 | GAA でゲートとソース・ドレインを隔てる内部の絶縁層 | 12 | -| Inspection | — | 検査 | 檢測 | ウェーハ上の欠陥を探すこと | 15 | -| Integrated Device Manufacturer | IDM | 垂直統合型メーカー | 整合元件製造廠 | チップの設計、製造、販売を自社で行う会社 | 0 | -| Interlock | — | インターロック | 防呆 | 誤った操作をできなくするシステムの確認ルール | 23 | -| Interposer | — | インターポーザ | 中介層 | 複数のチップとパッケージ基板をつなぐ中継板 | 21 | -| Ion Implantation | — | イオン注入 | 離子佈植 | 不純物イオンを加速してシリコンに撃ち込むこと | 7 | -| Isotropic | — | 等方性 | 等向 | すべての方向に同じ速さで進むエッチング | 6 | -| Killer Defect | — | キラー欠陥 | 致命缺陷 | チップを不良にする欠陥 | 15、16 | -| Known Good Die | KGD | 良品保証ダイ | 已知良好晶粒 | テストで良品と確認されたダイ | 19、21 | -| Leadframe | — | リードフレーム | 導線架 | ダイを載せ、外部リードを提供する金属フレーム | 20 | -| Lithography | — | リソグラフィ | 微影 | 光でマスクのパターンをレジストに転写するプロセス。台湾では「黃光」と呼ぶ | 4 | -| Load Port | — | ロードポート | 晶圓盒裝載埠 | 装置の前面でキャリアを置く台 | 1 | -| Loading Effect | — | ローディング効果 | 負載效應 | パターンの疎密でエッチング速度が変わる現象 | 6 | -| Lot | — | ロット | 批 | 一緒に処理されるウェーハのまとまり。最大 25 枚 | 0 | -| Lot History | — | 履歴 | 履歷 | ウェーハが通った工程、装置、時刻、測定結果の完全な記録 | 16、18、23 | -| Low Pressure CVD | LPCVD | 減圧 CVD | 低壓化學氣相沉積 | 高温でエネルギーを与え、良質な膜を作る CVD | 5 | -| Low-k Dielectric | Low-k | 低誘電率材料 | 低介電常數材料 | 配線間の干渉を減らす絶縁材料 | 10 | -| Manufacturing Execution System | MES | 製造実行システム | 製造執行系統 | 生産現場を管理し、ウェーハの状態と履歴を記録する中核システム | 23 | -| Mask / Reticle | — | フォトマスク／レチクル | 光罩 | 1 層分の回路パターンを持つ石英の板 | 4 | -| Material Review Board | MRB | 不適合品審査会 | 物料審查會議 | 不適合品の処置を部門横断で決める会議 | 18 | -| Mature Node | — | 成熟プロセス | 成熟製程 | 量産が長く続き、コストの低いプロセス世代 | 14 | -| Metal-Oxide-Semiconductor Field-Effect Transistor | MOSFET | MOSFET | 金屬氧化物半導體場效電晶體 | ゲート電圧でチャネルのオン・オフを制御するトランジスタ | 2 | -| Metrology | — | 計測 | 量測 | 膜厚や線幅など具体的な数値を測ること | 15 | -| Micro Bump | — | マイクロバンプ | 微凸塊 | チップ積層に使う、ピッチ数十マイクロメートルの小さなバンプ | 13、21 | -| Middle of Line | MOL | コンタクト形成工程 | 中段製程 | トランジスタを金属層へつなぐ段階 | 11 | -| Mini-environment | — | ミニエンバイロメント | 迷你環境 | ウェーハの周りの小さな空間だけを超清浄に保つ設計 | 1 | -| Minimum Metal Pitch | MMP | 最小メタルピッチ | 最小金屬間距 | 最も密な金属配線層のピッチ | 14 | -| Moisture Sensitivity Level | MSL | 吸湿感度レベル | 濕度敏感等級 | パッケージの湿気への敏感さの等級 | 20 | -| Monitor Wafer | — | モニターウェーハ | 控片 | 装置の状態を確認するための非製品ウェーハ | 3 | -| Moore's Law | — | ムーアの法則 | 摩爾定律 | チップ上のトランジスタ数がおよそ 2 年ごとに 2 倍になる傾向 | 2、14 | -| NAND Flash | — | NAND フラッシュ | NAND 快閃記憶體 | 電源を切ってもデータが残るメモリ | 13、24 | -| Nanosheet | — | ナノシート | 奈米片 | GAA トランジスタで水平に積み重なったシート状のチャネル | 12 | -| Native Oxide | — | 自然酸化膜 | 原生氧化層 | シリコン表面が空気に触れると自然にできる薄い酸化膜 | 5、9 | -| Notch | — | ノッチ | 晶圓缺口 | ウェーハの向きを示す縁の小さな切り欠き | 3 | -| Optical Critical Dimension | OCD | 光学式寸法計測 | 光學關鍵尺寸量測 | 光の散乱をモデルで解析し、立体形状を推定する計測 | 15 | -| Optical Proximity Correction | OPC | 光近接効果補正 | 光學鄰近效應修正 | 結像時のゆがみを補うようにマスクのパターンを修正すること | 4 | -| Out of Control | OOC | 管理外れ | 超出管制界限 | データが管理限界を外れた、プロセス異常のサイン | 17 | -| Out of Control Action Plan | OCAP | 異常対応計画 | 異常處理計畫 | 異常発生時の対応をあらかじめ決めた手順 | 18 | -| Out of Spec | OOS | 規格外れ | 超出規格 | データが規格限界を外れ、製品が不合格であること | 17 | -| Outsourced Semiconductor Assembly and Test | OSAT | 後工程受託会社 | 封裝測試廠 | パッケージングとテストを請け負う会社 | 0 | -| Over Etch | — | オーバーエッチ | 過度蝕刻 | 終点のあとも少し削り、材料を確実に除去すること | 6 | -| Overhead Hoist Transport | OHT | 天井搬送車 | 天車 | 天井のレールを走ってキャリアを運ぶ装置 | 1 | -| Overlay | — | 重ね合わせ（オーバーレイ） | 疊對誤差 | 上下二つの層のパターンの位置ずれ | 4 | -| Particle | — | パーティクル | 微粒 | ウェーハ上の微小な粒子。最もよくある欠陥の原因 | 1、9 | -| Passivation | — | 保護膜（パッシベーション） | 保護層 | チップ最上部の絶縁膜。ボンディングパッドだけ開口する | 11 | -| Photoresist | PR | フォトレジスト | 光阻 | パターンを転写するための感光性材料 | 4 | -| Physical Vapor Deposition | PVD | 物理気相成長 | 物理氣相沉積 | スパッタリングなど物理的な方法で膜を付けること | 5 | -| Pitch | — | ピッチ | 間距 | 繰り返しパターンで線 1 本とすき間 1 つを合わせた幅 | 14 | -| Plasma | — | プラズマ | 電漿 | イオン、電子、反応性の高い断片が混ざった励起状態の気体 | 6 | -| Plasma-Enhanced CVD | PECVD | プラズマ CVD | 電漿輔助化學氣相沉積 | プラズマでエネルギーを与え、低温で成膜できる CVD | 5 | -| PN Junction | — | PN 接合 | PN 接面 | P 型領域と N 型領域の境目 | 2 | -| Polysilicon | Poly | 多結晶シリコン | 多晶矽 | 向きの異なる多数の結晶粒からなるシリコン | 3、11 | -| Post-Exposure Bake | PEB | 露光後ベーク | 曝後烤 | 露光後に加熱してレジストの化学反応を完了させること | 4 | -| Predictive Maintenance | — | 予知保全 | 預測性保養 | 装置データから部品の交換時期を予測すること | 23 | -| Preventive Maintenance | PM | 予防保全 | 預防保養 | 定期的に装置を止めてメンテナンスすること | 1 | -| Probe Card | — | プローブカード | 探針卡 | ウェーハテストでダイのパッドに触れる探針の集まり | 19 | -| Prober | — | プローバー | 針測機 | CP で探針が各ダイに当たるようにウェーハを動かす装置 | 19 | -| Process Capability Index | Cpk | 工程能力指数 | 製程能力指標 | プロセスが規格内にどれだけ余裕をもって収まるかを表す指標 | 17 | -| Process Design Kit | PDK | プロセスデザインキット | 製程設計套件 | ファブが設計者に提供するデザインルールと電気モデル | 14 | -| Process Node | — | プロセスノード | 製程節點 | ある世代のプロセス技術の名前 | 14 | -| Product / Process Change Notification | PCN | 製品・工程変更通知 | 產品／製程變更通知 | 製品やプロセスの変更を顧客に知らせる通知 | 18 | -| Queue Time | Q-Time | Q タイム | 等待時間限制 | 二つの工程の間で待てる最長の時間 | 9 | -| Rapid Thermal Anneal | RTA | 急速熱アニール | 快速熱退火 | 数秒で行う高温のアニール | 7 | -| Re-entrant Flow | — | リエントラントフロー | 重複進入流程 | ウェーハが同じ種類の装置に何度も戻ってくる生産の流れ | 11 | -| Recipe | — | レシピ | 配方 | 装置が工程を処理するときの条件の組み合わせ | 0 | -| Redistribution Layer | RDL | 再配線層 | 重佈線層 | 接点を別の位置へ移す配線層 | 21 | -| Redundancy Repair | — | リダンダンシー救済 | 修補 | 不良のメモリセルを予備回路で置き換えること | 13、19 | -| Refresh | — | リフレッシュ | 刷新 | DRAM のデータを定期的に書き戻し、失われた電荷を補うこと | 13、24 | -| Release | — | リリース | 放行 | ホールドを解除し、ウェーハの生産を続けること | 18 | -| Reliability | — | 信頼性 | 可靠度 | 想定した使用条件でチップがどれだけ長く正常に動くか | 22 | -| Rework | — | リワーク | 重工 | 結果の一部を取り除いてやり直すこと | 4、18 | -| Root Cause | — | 根本原因 | 根本原因 | 異常の最も根本的な原因 | 18 | -| Route | — | ルート | 流程 | 製品が通るべき工程とその順番 | 0、11 | -| Row Hammer | — | ロウハンマー | — | DRAM の同じ行を繰り返しアクセスし、隣の行のビットが反転する現象 | 24 | -| Run-to-Run Control | R2R | ラン・ツー・ラン制御 | 批次間控制 | 測定結果をもとに次のロットのプロセス条件を自動調整すること | 17 | -| Sacrificial Layer | — | 犠牲層 | 犧牲層 | 場所を確保するために作り、あとで取り除く材料 | 12 | -| Sampling | — | サンプリング | 抽樣 | 一部のロット、ウェーハ、位置だけを測ること | 15 | -| Scanner | — | 露光装置（スキャナー） | 曝光機 | マスクのパターンを縮小してウェーハに投影する装置 | 4 | -| Scrap | — | スクラップ | 報廢 | ウェーハを生産から外して廃棄すること | 18 | -| Scribe Line | — | スクライブライン | 切割道 | ダイの間に設けた、ダイシングと TEG 用の領域 | 0、19 | -| Seasoning | — | シーズニング | 腔體調理 | メンテナンス後にダミーを流してチャンバーを安定させること | 6 | -| SECS/GEM | — | SECS/GEM | 機台通訊標準 | 装置と工場システムの間の共通通信規格 | 23 | -| Seed Layer | — | シード層 | 晶種層 | めっきの起点としてあらかじめ付ける薄い金属層 | 10 | -| Selectivity | — | 選択比 | 選擇比 | 対象材料とほかの材料のエッチング速度の比 | 6 | -| Shallow Trench Isolation | STI | シャロートレンチ分離 | 淺溝槽隔離 | 絶縁物を埋めた浅い溝で素子を分離すること | 11 | -| Sheet Resistance | Rs | シート抵抗 | 片電阻 | 薄い層の抵抗値。ドーピングや膜厚を反映する | 7、15 | -| Short-Channel Effect | SCE | 短チャネル効果 | 短通道效應 | チャネルが短すぎてゲートの制御力が落ち、リークが増える現象 | 12 | -| Silicide | — | シリサイド | 金屬矽化物 | 金属とシリコンが反応してできる低抵抗の化合物 | 11 | -| Silicon on Insulator | SOI | SOI | 絕緣層上覆矽 | 薄いシリコン層の下に絶縁層を埋め込んだウェーハ | 3 | -| SLC / MLC / TLC / QLC | — | SLC／MLC／TLC／QLC | 單層／多層／三層／四層式儲存單元 | 1 セルにそれぞれ 1、2、3、4 ビットを記憶する NAND | 24 | -| Slurry | — | スラリー | 研磨液 | CMP で使う、研磨粒子と薬品を含む液体 | 8 | -| Soft Error | — | ソフトエラー | 軟錯誤 | 放射線粒子などによる一時的なビット誤り | 24 | -| Source | — | ソース | 源極 | トランジスタで電流が流れ込む端子 | 2 | -| Spacer | — | スペーサー | 側壁間隔物 | ゲートの両側にある絶縁構造 | 11 | -| Specification Limit | — | 規格限界 | 規格界限 | 製品に求められる範囲。外れると不合格 | 17 | -| Split Lot | — | 分割実験（スプリットロット） | 分批實驗 | 1 ロットをグループに分けて条件を変える実験 | 17 | -| Sputtering | — | スパッタリング | 濺鍍 | ターゲットにイオンを当てて金属膜を付けること | 5 | -| Staircase | — | 階段構造 | 階梯結構 | 3D NAND の積層の端で、各層にコンタクトを届かせる階段状の構造 | 13 | -| Static Random-Access Memory | SRAM | SRAM | 靜態隨機存取記憶體 | プロセスの密度比較によく使われるメモリセル | 14 | -| Statistical Process Control | SPC | 統計的工程管理 | 統計製程管制 | 管理図でプロセスの安定性を監視すること | 17 | -| Stealth Dicing | — | ステルスダイシング | 隱形切割 | レーザーでウェーハ内部に改質層を作り、ダイを分離する方法 | 20 | -| Step Coverage | — | ステップカバレッジ | 階梯覆蓋 | 凹凸のある表面を膜が均一に覆う度合い | 5 | -| Stepping | — | ステッピング | 晶片版本 | 設計修正後のチップの版の記号 | 24 | -| Stocker | — | ストッカー | 倉儲 | キャリアを一時保管する自動倉庫 | 1 | -| Strained Silicon | — | ひずみシリコン | 應變矽 | シリコン格子をわずかに変形させ、電子や正孔を速く動かす技術 | 12 | -| System Level Test | SLT | システムレベルテスト | 系統級測試 | 実際の製品に近い環境でチップをテストすること | 22 | -| Target | — | ターゲット | 靶材 | PVD スパッタリングでイオンが当たる材料源 | 5 | -| Temperature Cycling | TC | 温度サイクル試験 | 溫度循環 | 高温と低温を繰り返す信頼性試験 | 22 | -| Test Key | — | TEG（テストキー） | 測試鍵 | スクライブラインに置く電気測定用のテスト構造 | 19 | -| Tester | — | テスター | 測試機 | テスト信号を送り、チップの反応を判定する装置 | 19、22 | -| Thermal Budget | — | 熱履歴（サーマルバジェット） | 熱預算 | ウェーハがプロセス全体で受ける高温の総量 | 7 | -| Thermal Oxidation | — | 熱酸化 | 熱氧化 | 高温でシリコン表面に酸化膜を成長させること | 5 | -| Threshold Voltage | Vt | しきい値電圧 | 臨界電壓 | トランジスタをオンにするのに必要な最小のゲート電圧 | 2、19 | -| Through-Silicon Via | TSV | シリコン貫通電極 | 矽穿孔 | チップを垂直に貫く金属配線 | 13、21 | -| Time-Dependent Dielectric Breakdown | TDDB | 経時絶縁破壊 | 時間相依介電崩潰 | 絶縁膜が長期間電界にさらされて破壊される現象 | 22 | -| Track-in / Track-out | — | トラックイン／トラックアウト | 進站與出站 | 処理の開始と完了をシステムに登録すること | 23 | -| Ultrapure Water | UPW | 超純水 | 超純水 | 不純物をほとんど含まない洗浄用の水 | 1、9 | -| Underfill | — | アンダーフィル | 底部填充 | フリップチップのダイと基板の間に充填する樹脂 | 20 | -| Via | — | ビア | 導通孔 | 上下二つの金属層をつなぐ金属を詰めた穴 | 10 | -| Virtual Metrology | VM | バーチャルメトロロジー | 虛擬量測 | 装置の処理中データから計測結果を推定すること | 23 | -| Wafer | — | ウェーハ | 晶圓 | チップを作る円形のシリコンの薄板 | 3 | -| Wafer Acceptance Test | WAT | ウェーハ受入テスト | 晶圓允收測試 | スクライブラインの TEG を測り、プロセス結果を確かめるテスト | 19 | -| Wafer ID | — | ウェーハ ID | 晶圓編號 | ウェーハを追跡するためにレーザーで刻む番号 | 3 | -| Wafer Map | — | ウェーハマップ | 晶圓圖 | ウェーハ上の各ダイのテスト結果の分布図 | 16、19 | -| Wafer Start | — | ウェーハ投入 | 投片 | ベアウェーハを生産に投入すること | 0 | -| Wafer-Level Packaging | WLP | ウェーハレベルパッケージ | 晶圓級封裝 | ウェーハ上で直接行う、ダイとほぼ同じ大きさのパッケージング | 20 | -| Wear Leveling | — | ウェアレベリング | 平均抹寫 | NAND の各ブロックの摩耗を平均化するファームウェア技術 | 24 | -| Well | — | ウェル | 井 | NMOS や PMOS を作るためにドーピングした領域 | 2、11 | -| Wet Etch | — | ウェットエッチング | 濕蝕刻 | 薬液で行うエッチング | 6 | -| Wire Bonding | — | ワイヤボンディング | 打線接合 | 細い金属線でダイとパッケージをつなぐこと | 20 | -| Word Line | — | ワード線 | 字元線 | メモリアレイでメモリセルのオン・オフを制御する配線 | 13 | -| Work in Process | WIP | 仕掛品 | 在製品 | まだライン上にあり、完成していないウェーハ | 1 | -| Yield | — | 歩留まり | 良率 | 作ったもののうち良品の割合 | 16 | -| Yield Learning Curve | — | 歩留まりの学習曲線 | 良率學習曲線 | 新しいプロセスの歩留まりが時間とともに上がっていく過程 | 16 | +| 英語 | 略語 | 日本語 | 繁體中文 | 简体中文 | 説明 | 章 | +| --- | --- | --- | --- | --- | --- | --- | +| Activation | — | 活性化 | 活化 | 激活 | アニールで注入した不純物原子を格子位置に入れ、電気を流せるようにすること | 7 | +| Advanced Process Control | APC | 先進プロセス制御 | 先進製程控制 | 先进工艺控制 | R2R や FDC などの自動プロセス制御の総称 | 17 | +| After Develop Inspection | ADI | 現像後検査 | 顯影後檢查 | 显影后检查 | リソグラフィ後に線幅、重ね合わせ、欠陥を測る検査 | 4 | +| After Etch Inspection | AEI | エッチング後検査 | 蝕刻後檢查 | 刻蚀后检查 | エッチング後に線幅と欠陥を測る検査 | 6 | +| Alignment Mark | — | アライメントマーク | 對準記號 | 对准标记 | 前の層が残し、露光装置が位置合わせに使うパターン | 4、15 | +| Angstrom | Å | オングストローム | 埃 | 埃 | 0.1 nm。一部の新世代ノードの名前に使われる単位 | 14 | +| Anisotropic | — | 異方性 | 非等向 | 各向异性 | 主に一方向に進むエッチング | 6 | +| Anneal | — | アニール | 退火 | 退火 | 加熱して結晶を修復し、不純物を活性化すること | 7 | +| Ashing | — | アッシング | 去光阻（灰化） | 去光刻胶（灰化） | 酸素プラズマでレジストを除去すること | 6 | +| Aspect Ratio | — | アスペクト比 | 深寬比 | 深宽比 | 穴や溝の深さと幅の比 | 6、13 | +| Atomic Layer Deposition | ALD | 原子層堆積 | 原子層沉積 | 原子层沉积 | 原子 1 層ずつ成長させる、極めて均一な成膜法 | 5 | +| Automated Material Handling System | AMHS | 自動搬送システム | 自動物料搬運系統 | 自动物料搬运系统 | 天井搬送車とストッカーでキャリアを自動搬送するシステム | 1、23 | +| Back End of Line | BEOL | 配線工程 | 後段製程 | 后段工艺 | ファブ内で多層の金属配線を作る段階 | 11 | +| Backside Power Delivery | — | 裏面電源供給 | 背面供電 | 背面供电 | 電源配線をウェーハの裏面に作ること | 12 | +| Bad Block Management | — | 不良ブロック管理 | 壞區塊管理 | 坏块管理 | NAND の使えないブロックを記録して避けること | 24 | +| Ball Grid Array | BGA | ボールグリッドアレイ | 球柵陣列 | 球栅阵列 | 底面にはんだボールを並べたパッケージ | 20 | +| Barrier Layer | — | バリア層 | 阻障層 | 阻挡层 | 銅が絶縁膜やシリコンへ拡散するのを防ぐ薄い層 | 10 | +| Batch Tool | — | バッチ式装置 | 批次式機台 | 批式设备 | 炉のように多数のウェーハを一度に処理する装置 | 1、5 | +| Bathtub Curve | — | バスタブ曲線 | 浴缸曲線 | 浴缸曲线 | 故障率の時間変化を表す、両端が高く中央が低い曲線 | 22 | +| Bias Temperature Instability | BTI | バイアス温度不安定性 | 偏壓溫度不穩定性 | 偏置温度不稳定性 | 高温と電圧で Vt が時間とともにずれる現象 | 22 | +| Bin | — | ビン | 分類 | 分类 | テスト後にダイを分けるカテゴリ | 19 | +| Binning | — | 選別 | 分級 | 分级 | 同じ種類のチップを速度や消費電力で等級分けすること | 22、24 | +| Bit Line | — | ビット線 | 位元線 | 位线 | メモリアレイでデータの読み書きを担う配線 | 13 | +| Bond Pad | Pad | ボンディングパッド | 焊墊 | 焊盘 | テストの探針やパッケージ接続用のチップ上の金属接点 | 11、19、20 | +| Bump | — | バンプ | 凸塊 | 凸块 | フリップチップでダイと基板をつなぐ金属の突起 | 20、21 | +| Burn-in | — | バーンイン | 預燒 | 老化筛选 | 高温・高電圧で動作させ、初期故障をふるい落とすこと | 22 | +| Cap Layer | — | キャップ層 | 覆蓋層 | 覆盖层 | 銅 CMP 後に銅を覆い、酸化と拡散を防ぐ膜 | 10 | +| CD-SEM | — | 測長 SEM | 線寬量測電子顯微鏡 | 线宽测量电子显微镜 | 電子顕微鏡で上から線幅を測る装置 | 15 | +| Chamber | — | チャンバー | 腔體 | 腔体 | 装置の中で実際に処理を行う密閉空間 | 6 | +| Channel | — | チャネル | 通道 | 沟道 | ソースとドレインの間でゲートに制御される領域 | 2 | +| Channel Hole | — | チャネルホール | 通道孔 | 沟道孔 | 3D NAND で積層全体を貫く垂直な穴 | 13 | +| Channeling | — | チャネリング | 通道效應 | 沟道效应 | イオンが結晶格子のすき間に沿って深く入りすぎる現象 | 7 | +| Chemical Mechanical Planarization | CMP | 化学機械研磨 | 化學機械研磨 | 化学机械抛光 | 化学作用と機械研磨で表面を平らにし、余分な材料を除去すること | 8 | +| Chemical Vapor Deposition | CVD | 化学気相成長 | 化學氣相沉積 | 化学气相沉积 | ガスをウェーハ表面で反応させて膜を作る方法 | 5 | +| Chip Probing | CP | プロービング | 晶圓針測 | 晶圆探针测试 | ウェーハ上でダイを 1 個ずつテストすること。ウェーハソートとも呼ぶ | 19 | +| Chiplet | — | チップレット | 小晶片 | 芯粒（小芯片） | 大きなチップを機能ごとに分けた小さなチップ | 21 | +| Cleanroom | — | クリーンルーム | 無塵室（潔淨室） | 洁净室 | 粒子と環境を厳しく管理した生産空間 | 1 | +| Commonality Analysis | — | 共通性解析 | 共通性分析 | 共因分析 | 異常なウェーハに共通する装置、チャンバー、時期を探す解析 | 16、23 | +| Complementary Metal-Oxide-Semiconductor | CMOS | 相補型金属酸化物半導体 | 互補式金屬氧化物半導體 | 互补金属氧化物半导体 | NMOS と PMOS をペアで使う回路技術 | 2、11 | +| Contact | — | コンタクト | 接觸窗 | 接触孔 | トランジスタと 1 層目の金属をつなぐ金属を詰めた穴 | 10、11 | +| Contacted Poly Pitch | CPP | ゲートピッチ | 閘極間距 | 栅极间距 | 隣り合う二つのゲートの間隔 | 14 | +| Control Limit | — | 管理限界 | 管制界限 | 控制限 | プロセスのふだんの振る舞いから計算した、異常判定用の範囲 | 17 | +| Critical Dimension | CD | クリティカルディメンション | 關鍵尺寸 | 关键尺寸 | 線幅など、パターンで最も管理すべき寸法 | 4、15 | +| Cycle Time | — | サイクルタイム | 生產週期 | 生产周期 | ロットが投入から完成までにかかる時間 | 1、11 | +| Czochralski Method | CZ | チョクラルスキー法 | 柴可拉斯基長晶法 | 直拉法 | 溶融シリコンから単結晶インゴットを引き上げる方法 | 3 | +| Damascene | — | ダマシン | 大馬士革製程 | 大马士革工艺 | 溝を掘って金属を埋め、研磨して配線を作る方法 | 10 | +| Days per Mask Layer | — | マスク 1 枚あたり日数 | 每層光罩天數 | 每层掩模版天数 | サイクルタイムをマスク枚数で割った、効率比較の指標 | 11 | +| Deep Ultraviolet | DUV | 深紫外線 | 深紫外光 | 深紫外光 | 248 nm と 193 nm のリソグラフィ光源 | 4 | +| Defect | — | 欠陥 | 缺陷 | 缺陷 | ウェーハ上にあってはならないあらゆる異常 | 15 | +| Defect Review | — | 欠陥レビュー | 複檢 | 复检 | 電子顕微鏡で欠陥を近接撮影して分類すること | 15 | +| Design of Experiments | DOE | 実験計画法 | 實驗設計 | 实验设计 | 複数の因子を系統的に同時に変えて最適条件を探す方法 | 17 | +| Design-Technology Co-Optimization | DTCO | 設計・プロセス協調最適化 | 設計與製程共同最佳化 | 设计与工艺协同优化 | 設計とプロセスを一緒に最適化して密度と性能を上げること | 14 | +| Develop | — | 現像 | 顯影 | 显影 | 不要なレジストを溶かしてパターンを出すこと | 4 | +| Dicing | — | ダイシング | 切割 | 切割 | スクライブラインに沿ってウェーハをダイに切り分けること | 20 | +| Die | — | ダイ | 晶粒 | 裸片 | ウェーハ上に並ぶ同じ回路の一つひとつ | 0 | +| Dishing | — | ディッシング | 碟化 | 碟形凹陷 | 幅の広い金属配線の中央がへこむこと | 8 | +| Doping | — | ドーピング | 摻雜 | 掺杂 | 半導体に元素を意図的に少量加え、電気的性質を変えること | 2 | +| Dose | — | ドーズ | 劑量 | 剂量 | イオン注入で単位面積あたりに注入する原子の数 | 7 | +| Drain | — | ドレイン | 汲極 | 漏极 | トランジスタで電流が流れ出る端子 | 2 | +| Dry Etch | — | ドライエッチング | 乾蝕刻 | 干法刻蚀 | プラズマで行うエッチング | 6 | +| Dummy Fill | — | ダミーパターン | 假圖形 | 填充图形 | パターン密度をそろえるために加える電気的に使われない図形 | 8 | +| Dummy Wafer | — | ダミーウェーハ | 擋片 | 挡片 | 空きスロットを埋めたり装置を慣らしたりする非製品ウェーハ | 3 | +| Dynamic Random Access Memory | DRAM | DRAM | 動態隨機存取記憶體 | 动态随机存储器 | キャパシタに電荷をためて記憶し、定期的なリフレッシュが必要なメモリ | 13、24 | +| Early Failure | — | 初期故障 | 早期失效 | 早期失效 | 使い始めてすぐに起こる故障。バーンインでふるい落とせる | 22 | +| Electromigration | EM | エレクトロマイグレーション | 電遷移 | 电迁移 | 長期の電流が金属原子を押し流し、配線が切れる現象 | 10、22 | +| Electroplating | — | 電解めっき | 電鍍 | 电镀 | めっき液の中でウェーハに金属を析出させること | 10 | +| Electrostatic Discharge | ESD | 静電気放電 | 靜電放電 | 静电放电 | 静電気の瞬間的な放電による損傷。信頼性試験の項目でもある | 22 | +| Endpoint Detection | — | 終点検出 | 終點偵測 | 终点检测 | エッチングや研磨が目標に達したかを判断する方法 | 6、8 | +| Engineering Change Notice | ECN | 技術変更通知 | 工程變更通知 | 工程变更通知 | 工場内部の変更申請と承認の手続き | 18 | +| Epitaxy | — | エピタキシー | 磊晶 | 外延 | 下地の格子を引き継いだ単結晶膜を成長させること | 5、12 | +| Erosion | — | エロージョン | 侵蝕 | 侵蚀 | 配線が密な領域全体が周囲より低く削れること | 8 | +| Errata | — | エラッタ | 勘誤表 | 勘误表 | チップの既知の問題と回避方法の一覧 | 24 | +| Error Correction Code | ECC | 誤り訂正符号 | 錯誤更正碼 | 纠错码 | 少数のビット誤りを検出して訂正する符号 | 24 | +| Etch Rate | — | エッチングレート | 蝕刻率 | 刻蚀速率 | 単位時間あたりに削れる深さ | 6 | +| Etch Stop Layer | — | エッチングストップ層 | 蝕刻停止層 | 刻蚀停止层 | エッチングを正しい位置で止めるための削れにくい層 | 5、6 | +| Exposure Field | Shot | ショット | 曝光區 | 曝光区 | 露光装置が一度に露光する領域 | 4、16 | +| Extreme Ultraviolet | EUV | 極端紫外線 | 極紫外光 | 极紫外光 | 波長 13.5 nm のリソグラフィ光源 | 4 | +| Fab | — | ファブ | 晶圓廠 | 晶圆厂 | ウェーハを製造する工場 | 1 | +| Fabless | — | ファブレス | IC 設計公司 | IC 设计公司 | チップを設計するが自社工場を持たない会社 | 0 | +| Failure Analysis | FA | 故障解析 | 故障分析 | 失效分析 | チップが壊れた場所と原因を突き止める解析 | 16 | +| Failures In Time | FIT | FIT | — | — | 10 億デバイス時間あたりの故障回数 | 22 | +| Fan-Out Packaging | — | ファンアウトパッケージ | 扇出型封裝 | 扇出型封装 | 再配線層で接点をダイの外まで広げるパッケージ | 21 | +| Fault Detection and Classification | FDC | 異常検知・分類 | 錯誤偵測與分類 | 故障检测与分类 | 装置のセンサーデータをリアルタイム監視して異常を検出するシステム | 17 | +| Fin Field-Effect Transistor | FinFET | フィン型トランジスタ | 鰭式場效電晶體 | 鳍式场效应晶体管 | フィン状のチャネルをゲートが三方から包むトランジスタ | 12 | +| Final Test | FT | 最終テスト | 最終測試 | 最终测试 | パッケージ後、出荷前の機能と電気特性のテスト | 22 | +| Flash Translation Layer | FTL | フラッシュ変換層 | 快閃記憶體轉換層 | 闪存转换层 | NAND の論理アドレスと物理アドレスを対応させるファームウェア | 24 | +| Flip Chip | — | フリップチップ | 覆晶 | 倒装芯片 | ダイの表面を下に向け、バンプで基板と直接つなぐ方式 | 20 | +| Focused Ion Beam | FIB | 集束イオンビーム | 聚焦離子束 | 聚焦离子束 | 狙った場所を精密に切断する解析装置 | 16 | +| Foundry | — | ファウンドリ | 晶圓代工 | 晶圆代工 | 顧客のためにチップを製造するビジネスモデル | 0 | +| Front End of Line | FEOL | トランジスタ形成工程 | 前段製程 | 前段工艺 | ファブ内でトランジスタを作る段階 | 11 | +| Front Opening Unified Pod | FOUP | FOUP | 前開式晶圓傳送盒 | 前开式晶圆传送盒 | 300 mm ウェーハを最大 25 枚入れる密閉キャリア | 1 | +| Furnace | — | 炉（ファーネス） | 爐管 | 炉管 | 酸化、アニール、一部の CVD に使う高温のバッチ式装置 | 5、7 | +| Fuse | — | ヒューズ | 熔絲 | 熔丝 | 予備回路への切り替えやチップ情報の記録に使う書き込み可能な素子 | 13、19、24 | +| Future Hold | — | 予約ホールド | 預約 Hold | 预约 Hold | 指定した工程に着いたときに自動でウェーハを止める設定 | 18 | +| Garbage Collection | — | ガベージコレクション | 垃圾回收 | 垃圾回收 | NAND の無効データを整理し、空き領域を回収する仕組み | 24 | +| Gate | — | ゲート | 閘極 | 栅极 | トランジスタのオン・オフを制御する電極 | 2 | +| Gate Oxide | — | ゲート酸化膜 | 閘極氧化層 | 栅极氧化层 | ゲートとチャネルの間の薄い絶縁膜 | 2 | +| Gate-All-Around | GAA | ゲートオールアラウンド | 環繞式閘極 | 全环绕栅 | ゲートがチャネルを四方から包むトランジスタ構造 | 12 | +| Half Pitch | — | ハーフピッチ | 半間距 | 半间距 | ピッチの半分 | 14 | +| Handler | — | ハンドラー | 分類機 | 测试分选机 | 最終テストでパッケージ済みチップを搬送・分類する装置 | 22 | +| Hard Mask | — | ハードマスク | 硬遮罩 | 硬掩模 | レジストよりエッチングに強いマスク膜 | 5 | +| High Bandwidth Memory | HBM | 広帯域メモリ | 高頻寬記憶體 | 高带宽存储器 | TSV で複数の DRAM を積み重ねたメモリ | 13、21 | +| High Temperature Operating Life | HTOL | 高温動作寿命試験 | 高溫操作壽命測試 | 高温工作寿命测试 | 高温で長時間通電して動かす信頼性試験 | 22 | +| High-k Metal Gate | HKMG | 高誘電率金属ゲート | 高介電常數金屬閘極 | 高介电常数金属栅极 | High-k 絶縁膜と金属ゲートを組み合わせた構造 | 11、12 | +| Highly Accelerated Stress Test | HAST | 高加速温湿度試験 | 高加速溫濕度測試 | 高加速应力测试 | 高温、高湿、加圧で湿気の侵入を加速する信頼性試験 | 22 | +| Hold | — | ホールド | 扣留 | 扣留 | ロットや装置の生産を止めること | 18 | +| Hot Carrier Injection | HCI | ホットキャリア注入 | 熱載子注入 | 热载流子注入 | 高エネルギーの電子がゲート絶縁膜に入り、トランジスタが劣化する現象 | 22 | +| Hot Lot | — | 特急ロット | 急件 | 急件 | 優先して生産するロット | 1 | +| Hybrid Bonding | — | ハイブリッドボンディング | 混合鍵合 | 混合键合 | 銅の接点と絶縁膜を同時に直接接合するチップ積層技術 | 21 | +| Immersion Lithography | — | 液浸露光 | 浸潤式微影 | 浸没式光刻 | レンズとウェーハの間に水を入れて解像力を上げる露光 | 4 | +| Ingot | — | インゴット | 晶棒 | 晶棒 | 結晶成長で引き上げた円柱状の単結晶シリコン | 3 | +| Inner Spacer | — | インナースペーサー | 內側間隔物 | 内侧墙 | GAA でゲートとソース・ドレインを隔てる内部の絶縁層 | 12 | +| Inspection | — | 検査 | 檢測 | 检测 | ウェーハ上の欠陥を探すこと | 15 | +| Integrated Device Manufacturer | IDM | 垂直統合型メーカー | 整合元件製造廠 | 集成器件制造商 | チップの設計、製造、販売を自社で行う会社 | 0 | +| Interlock | — | インターロック | 防呆 | 联锁（防错） | 誤った操作をできなくするシステムの確認ルール | 23 | +| Interposer | — | インターポーザ | 中介層 | 中介层 | 複数のチップとパッケージ基板をつなぐ中継板 | 21 | +| Ion Implantation | — | イオン注入 | 離子佈植 | 离子注入 | 不純物イオンを加速してシリコンに撃ち込むこと | 7 | +| Isotropic | — | 等方性 | 等向 | 各向同性 | すべての方向に同じ速さで進むエッチング | 6 | +| Killer Defect | — | キラー欠陥 | 致命缺陷 | 致命缺陷 | チップを不良にする欠陥 | 15、16 | +| Known Good Die | KGD | 良品保証ダイ | 已知良好晶粒 | 已知良好裸片 | テストで良品と確認されたダイ | 19、21 | +| Leadframe | — | リードフレーム | 導線架 | 引线框架 | ダイを載せ、外部リードを提供する金属フレーム | 20 | +| Lithography | — | リソグラフィ | 微影 | 光刻 | 光でマスクのパターンをレジストに転写するプロセス。台湾では「黃光」と呼ぶ | 4 | +| Load Port | — | ロードポート | 晶圓盒裝載埠 | 晶圆盒装载口 | 装置の前面でキャリアを置く台 | 1 | +| Loading Effect | — | ローディング効果 | 負載效應 | 负载效应 | パターンの疎密でエッチング速度が変わる現象 | 6 | +| Lot | — | ロット | 批 | 批 | 一緒に処理されるウェーハのまとまり。最大 25 枚 | 0 | +| Lot History | — | 履歴 | 履歷 | 履历 | ウェーハが通った工程、装置、時刻、測定結果の完全な記録 | 16、18、23 | +| Low Pressure CVD | LPCVD | 減圧 CVD | 低壓化學氣相沉積 | 低压化学气相沉积 | 高温でエネルギーを与え、良質な膜を作る CVD | 5 | +| Low-k Dielectric | Low-k | 低誘電率材料 | 低介電常數材料 | 低介电常数材料 | 配線間の干渉を減らす絶縁材料 | 10 | +| Manufacturing Execution System | MES | 製造実行システム | 製造執行系統 | 制造执行系统 | 生産現場を管理し、ウェーハの状態と履歴を記録する中核システム | 23 | +| Mask / Reticle | — | フォトマスク／レチクル | 光罩 | 掩模版 | 1 層分の回路パターンを持つ石英の板 | 4 | +| Material Review Board | MRB | 不適合品審査会 | 物料審查會議 | 物料审查会议 | 不適合品の処置を部門横断で決める会議 | 18 | +| Mature Node | — | 成熟プロセス | 成熟製程 | 成熟工艺 | 量産が長く続き、コストの低いプロセス世代 | 14 | +| Metal-Oxide-Semiconductor Field-Effect Transistor | MOSFET | MOSFET | 金屬氧化物半導體場效電晶體 | 金属氧化物半导体场效应晶体管 | ゲート電圧でチャネルのオン・オフを制御するトランジスタ | 2 | +| Metrology | — | 計測 | 量測 | 测量 | 膜厚や線幅など具体的な数値を測ること | 15 | +| Micro Bump | — | マイクロバンプ | 微凸塊 | 微凸块 | チップ積層に使う、ピッチ数十マイクロメートルの小さなバンプ | 13、21 | +| Middle of Line | MOL | コンタクト形成工程 | 中段製程 | 中段工艺 | トランジスタを金属層へつなぐ段階 | 11 | +| Mini-environment | — | ミニエンバイロメント | 迷你環境 | 微环境（迷你环境） | ウェーハの周りの小さな空間だけを超清浄に保つ設計 | 1 | +| Minimum Metal Pitch | MMP | 最小メタルピッチ | 最小金屬間距 | 最小金属间距 | 最も密な金属配線層のピッチ | 14 | +| Moisture Sensitivity Level | MSL | 吸湿感度レベル | 濕度敏感等級 | 湿度敏感等级 | パッケージの湿気への敏感さの等級 | 20 | +| Monitor Wafer | — | モニターウェーハ | 控片 | 控片 | 装置の状態を確認するための非製品ウェーハ | 3 | +| Moore's Law | — | ムーアの法則 | 摩爾定律 | 摩尔定律 | チップ上のトランジスタ数がおよそ 2 年ごとに 2 倍になる傾向 | 2、14 | +| NAND Flash | — | NAND フラッシュ | NAND 快閃記憶體 | NAND 闪存 | 電源を切ってもデータが残るメモリ | 13、24 | +| Nanosheet | — | ナノシート | 奈米片 | 纳米片 | GAA トランジスタで水平に積み重なったシート状のチャネル | 12 | +| Native Oxide | — | 自然酸化膜 | 原生氧化層 | 原生氧化层 | シリコン表面が空気に触れると自然にできる薄い酸化膜 | 5、9 | +| Notch | — | ノッチ | 晶圓缺口 | 晶圆缺口 | ウェーハの向きを示す縁の小さな切り欠き | 3 | +| Optical Critical Dimension | OCD | 光学式寸法計測 | 光學關鍵尺寸量測 | 光学关键尺寸测量 | 光の散乱をモデルで解析し、立体形状を推定する計測 | 15 | +| Optical Proximity Correction | OPC | 光近接効果補正 | 光學鄰近效應修正 | 光学邻近效应修正 | 結像時のゆがみを補うようにマスクのパターンを修正すること | 4 | +| Out of Control | OOC | 管理外れ | 超出管制界限 | 超出控制限 | データが管理限界を外れた、プロセス異常のサイン | 17 | +| Out of Control Action Plan | OCAP | 異常対応計画 | 異常處理計畫 | 异常处理计划 | 異常発生時の対応をあらかじめ決めた手順 | 18 | +| Out of Spec | OOS | 規格外れ | 超出規格 | 超出规格 | データが規格限界を外れ、製品が不合格であること | 17 | +| Outsourced Semiconductor Assembly and Test | OSAT | 後工程受託会社 | 封裝測試廠 | 封装测试厂 | パッケージングとテストを請け負う会社 | 0 | +| Over Etch | — | オーバーエッチ | 過度蝕刻 | 过度刻蚀 | 終点のあとも少し削り、材料を確実に除去すること | 6 | +| Overhead Hoist Transport | OHT | 天井搬送車 | 天車 | 天车 | 天井のレールを走ってキャリアを運ぶ装置 | 1 | +| Overlay | — | 重ね合わせ（オーバーレイ） | 疊對誤差 | 套刻误差 | 上下二つの層のパターンの位置ずれ | 4 | +| Particle | — | パーティクル | 微粒 | 微粒 | ウェーハ上の微小な粒子。最もよくある欠陥の原因 | 1、9 | +| Passivation | — | 保護膜（パッシベーション） | 保護層 | 钝化层 | チップ最上部の絶縁膜。ボンディングパッドだけ開口する | 11 | +| Photoresist | PR | フォトレジスト | 光阻 | 光刻胶 | パターンを転写するための感光性材料 | 4 | +| Physical Vapor Deposition | PVD | 物理気相成長 | 物理氣相沉積 | 物理气相沉积 | スパッタリングなど物理的な方法で膜を付けること | 5 | +| Pitch | — | ピッチ | 間距 | 间距 | 繰り返しパターンで線 1 本とすき間 1 つを合わせた幅 | 14 | +| Plasma | — | プラズマ | 電漿 | 等离子体 | イオン、電子、反応性の高い断片が混ざった励起状態の気体 | 6 | +| Plasma-Enhanced CVD | PECVD | プラズマ CVD | 電漿輔助化學氣相沉積 | 等离子体增强化学气相沉积 | プラズマでエネルギーを与え、低温で成膜できる CVD | 5 | +| PN Junction | — | PN 接合 | PN 接面 | PN 结 | P 型領域と N 型領域の境目 | 2 | +| Polysilicon | Poly | 多結晶シリコン | 多晶矽 | 多晶硅 | 向きの異なる多数の結晶粒からなるシリコン | 3、11 | +| Post-Exposure Bake | PEB | 露光後ベーク | 曝後烤 | 曝光后烘烤 | 露光後に加熱してレジストの化学反応を完了させること | 4 | +| Predictive Maintenance | — | 予知保全 | 預測性保養 | 预测性维护 | 装置データから部品の交換時期を予測すること | 23 | +| Preventive Maintenance | PM | 予防保全 | 預防保養 | 预防性维护 | 定期的に装置を止めてメンテナンスすること | 1 | +| Probe Card | — | プローブカード | 探針卡 | 探针卡 | ウェーハテストでダイのパッドに触れる探針の集まり | 19 | +| Prober | — | プローバー | 針測機 | 探针台 | CP で探針が各ダイに当たるようにウェーハを動かす装置 | 19 | +| Process Capability Index | Cpk | 工程能力指数 | 製程能力指標 | 过程能力指数 | プロセスが規格内にどれだけ余裕をもって収まるかを表す指標 | 17 | +| Process Design Kit | PDK | プロセスデザインキット | 製程設計套件 | 工艺设计套件 | ファブが設計者に提供するデザインルールと電気モデル | 14 | +| Process Node | — | プロセスノード | 製程節點 | 工艺节点 | ある世代のプロセス技術の名前 | 14 | +| Product / Process Change Notification | PCN | 製品・工程変更通知 | 產品／製程變更通知 | 产品／工艺变更通知 | 製品やプロセスの変更を顧客に知らせる通知 | 18 | +| Queue Time | Q-Time | Q タイム | 等待時間限制 | 等待时间限制 | 二つの工程の間で待てる最長の時間 | 9 | +| Rapid Thermal Anneal | RTA | 急速熱アニール | 快速熱退火 | 快速热退火 | 数秒で行う高温のアニール | 7 | +| Re-entrant Flow | — | リエントラントフロー | 重複進入流程 | 重复进入流程 | ウェーハが同じ種類の装置に何度も戻ってくる生産の流れ | 11 | +| Recipe | — | レシピ | 配方 | 配方 | 装置が工程を処理するときの条件の組み合わせ | 0 | +| Redistribution Layer | RDL | 再配線層 | 重佈線層 | 重布线层 | 接点を別の位置へ移す配線層 | 21 | +| Redundancy Repair | — | リダンダンシー救済 | 修補 | 修补 | 不良のメモリセルを予備回路で置き換えること | 13、19 | +| Refresh | — | リフレッシュ | 刷新 | 刷新 | DRAM のデータを定期的に書き戻し、失われた電荷を補うこと | 13、24 | +| Release | — | リリース | 放行 | 放行 | ホールドを解除し、ウェーハの生産を続けること | 18 | +| Reliability | — | 信頼性 | 可靠度 | 可靠性 | 想定した使用条件でチップがどれだけ長く正常に動くか | 22 | +| Rework | — | リワーク | 重工 | 返工 | 結果の一部を取り除いてやり直すこと | 4、18 | +| Root Cause | — | 根本原因 | 根本原因 | 根本原因 | 異常の最も根本的な原因 | 18 | +| Route | — | ルート | 流程 | 流程 | 製品が通るべき工程とその順番 | 0、11 | +| Row Hammer | — | ロウハンマー | — | 行锤效应 | DRAM の同じ行を繰り返しアクセスし、隣の行のビットが反転する現象 | 24 | +| Run-to-Run Control | R2R | ラン・ツー・ラン制御 | 批次間控制 | 批次间控制 | 測定結果をもとに次のロットのプロセス条件を自動調整すること | 17 | +| Sacrificial Layer | — | 犠牲層 | 犧牲層 | 牺牲层 | 場所を確保するために作り、あとで取り除く材料 | 12 | +| Sampling | — | サンプリング | 抽樣 | 抽样 | 一部のロット、ウェーハ、位置だけを測ること | 15 | +| Scanner | — | 露光装置（スキャナー） | 曝光機 | 曝光机 | マスクのパターンを縮小してウェーハに投影する装置 | 4 | +| Scrap | — | スクラップ | 報廢 | 报废 | ウェーハを生産から外して廃棄すること | 18 | +| Scribe Line | — | スクライブライン | 切割道 | 切割道 | ダイの間に設けた、ダイシングと TEG 用の領域 | 0、19 | +| Seasoning | — | シーズニング | 腔體調理 | 腔体调理 | メンテナンス後にダミーを流してチャンバーを安定させること | 6 | +| SECS/GEM | — | SECS/GEM | 機台通訊標準 | 设备通信标准 | 装置と工場システムの間の共通通信規格 | 23 | +| Seed Layer | — | シード層 | 晶種層 | 种子层 | めっきの起点としてあらかじめ付ける薄い金属層 | 10 | +| Selectivity | — | 選択比 | 選擇比 | 选择比 | 対象材料とほかの材料のエッチング速度の比 | 6 | +| Shallow Trench Isolation | STI | シャロートレンチ分離 | 淺溝槽隔離 | 浅沟槽隔离 | 絶縁物を埋めた浅い溝で素子を分離すること | 11 | +| Sheet Resistance | Rs | シート抵抗 | 片電阻 | 方块电阻 | 薄い層の抵抗値。ドーピングや膜厚を反映する | 7、15 | +| Short-Channel Effect | SCE | 短チャネル効果 | 短通道效應 | 短沟道效应 | チャネルが短すぎてゲートの制御力が落ち、リークが増える現象 | 12 | +| Silicide | — | シリサイド | 金屬矽化物 | 金属硅化物 | 金属とシリコンが反応してできる低抵抗の化合物 | 11 | +| Silicon on Insulator | SOI | SOI | 絕緣層上覆矽 | 绝缘体上硅 | 薄いシリコン層の下に絶縁層を埋め込んだウェーハ | 3 | +| SLC / MLC / TLC / QLC | — | SLC／MLC／TLC／QLC | 單層／多層／三層／四層式儲存單元 | 单级／多级／三级／四级存储单元 | 1 セルにそれぞれ 1、2、3、4 ビットを記憶する NAND | 24 | +| Slurry | — | スラリー | 研磨液 | 抛光液 | CMP で使う、研磨粒子と薬品を含む液体 | 8 | +| Soft Error | — | ソフトエラー | 軟錯誤 | 软错误 | 放射線粒子などによる一時的なビット誤り | 24 | +| Source | — | ソース | 源極 | 源极 | トランジスタで電流が流れ込む端子 | 2 | +| Spacer | — | スペーサー | 側壁間隔物 | 栅极侧墙 | ゲートの両側にある絶縁構造 | 11 | +| Specification Limit | — | 規格限界 | 規格界限 | 规格界限 | 製品に求められる範囲。外れると不合格 | 17 | +| Split Lot | — | 分割実験（スプリットロット） | 分批實驗 | 分批实验 | 1 ロットをグループに分けて条件を変える実験 | 17 | +| Sputtering | — | スパッタリング | 濺鍍 | 溅射 | ターゲットにイオンを当てて金属膜を付けること | 5 | +| Staircase | — | 階段構造 | 階梯結構 | 阶梯结构 | 3D NAND の積層の端で、各層にコンタクトを届かせる階段状の構造 | 13 | +| Static Random-Access Memory | SRAM | SRAM | 靜態隨機存取記憶體 | 静态随机存储器 | プロセスの密度比較によく使われるメモリセル | 14 | +| Statistical Process Control | SPC | 統計的工程管理 | 統計製程管制 | 统计过程控制 | 管理図でプロセスの安定性を監視すること | 17 | +| Stealth Dicing | — | ステルスダイシング | 隱形切割 | 隐形切割 | レーザーでウェーハ内部に改質層を作り、ダイを分離する方法 | 20 | +| Step Coverage | — | ステップカバレッジ | 階梯覆蓋 | 台阶覆盖率 | 凹凸のある表面を膜が均一に覆う度合い | 5 | +| Stepping | — | ステッピング | 晶片版本 | 芯片版本 | 設計修正後のチップの版の記号 | 24 | +| Stocker | — | ストッカー | 倉儲 | 晶圆盒自动存储设备 | キャリアを一時保管する自動倉庫 | 1 | +| Strained Silicon | — | ひずみシリコン | 應變矽 | 应变硅 | シリコン格子をわずかに変形させ、電子や正孔を速く動かす技術 | 12 | +| System Level Test | SLT | システムレベルテスト | 系統級測試 | 系统级测试 | 実際の製品に近い環境でチップをテストすること | 22 | +| Target | — | ターゲット | 靶材 | 靶材 | PVD スパッタリングでイオンが当たる材料源 | 5 | +| Temperature Cycling | TC | 温度サイクル試験 | 溫度循環 | 温度循环 | 高温と低温を繰り返す信頼性試験 | 22 | +| Test Key | — | TEG（テストキー） | 測試鍵 | 测试结构 | スクライブラインに置く電気測定用のテスト構造 | 19 | +| Tester | — | テスター | 測試機 | 测试机 | テスト信号を送り、チップの反応を判定する装置 | 19、22 | +| Thermal Budget | — | 熱履歴（サーマルバジェット） | 熱預算 | 热预算 | ウェーハがプロセス全体で受ける高温の総量 | 7 | +| Thermal Oxidation | — | 熱酸化 | 熱氧化 | 热氧化 | 高温でシリコン表面に酸化膜を成長させること | 5 | +| Threshold Voltage | Vt | しきい値電圧 | 臨界電壓 | 阈值电压 | トランジスタをオンにするのに必要な最小のゲート電圧 | 2、19 | +| Through-Silicon Via | TSV | シリコン貫通電極 | 矽穿孔 | 硅通孔 | チップを垂直に貫く金属配線 | 13、21 | +| Time-Dependent Dielectric Breakdown | TDDB | 経時絶縁破壊 | 時間相依介電崩潰 | 时间相关介质击穿 | 絶縁膜が長期間電界にさらされて破壊される現象 | 22 | +| Track-in / Track-out | — | トラックイン／トラックアウト | 進站與出站 | 进站与出站 | 処理の開始と完了をシステムに登録すること | 23 | +| Ultrapure Water | UPW | 超純水 | 超純水 | 超纯水 | 不純物をほとんど含まない洗浄用の水 | 1、9 | +| Underfill | — | アンダーフィル | 底部填充 | 底部填充胶 | フリップチップのダイと基板の間に充填する樹脂 | 20 | +| Via | — | ビア | 導通孔 | 通孔 | 上下二つの金属層をつなぐ金属を詰めた穴 | 10 | +| Virtual Metrology | VM | バーチャルメトロロジー | 虛擬量測 | 虚拟测量 | 装置の処理中データから計測結果を推定すること | 23 | +| Wafer | — | ウェーハ | 晶圓 | 晶圆 | チップを作る円形のシリコンの薄板 | 3 | +| Wafer Acceptance Test | WAT | ウェーハ受入テスト | 晶圓允收測試 | 晶圆验收测试 | スクライブラインの TEG を測り、プロセス結果を確かめるテスト | 19 | +| Wafer ID | — | ウェーハ ID | 晶圓編號 | 晶圆编号 | ウェーハを追跡するためにレーザーで刻む番号 | 3 | +| Wafer Map | — | ウェーハマップ | 晶圓圖 | 晶圆图 | ウェーハ上の各ダイのテスト結果の分布図 | 16、19 | +| Wafer Start | — | ウェーハ投入 | 投片 | 投片 | ベアウェーハを生産に投入すること | 0 | +| Wafer-Level Packaging | WLP | ウェーハレベルパッケージ | 晶圓級封裝 | 晶圆级封装 | ウェーハ上で直接行う、ダイとほぼ同じ大きさのパッケージング | 20 | +| Wear Leveling | — | ウェアレベリング | 平均抹寫 | 磨损均衡 | NAND の各ブロックの摩耗を平均化するファームウェア技術 | 24 | +| Well | — | ウェル | 井 | 井 | NMOS や PMOS を作るためにドーピングした領域 | 2、11 | +| Wet Etch | — | ウェットエッチング | 濕蝕刻 | 湿法刻蚀 | 薬液で行うエッチング | 6 | +| Wire Bonding | — | ワイヤボンディング | 打線接合 | 引线键合 | 細い金属線でダイとパッケージをつなぐこと | 20 | +| Word Line | — | ワード線 | 字元線 | 字线 | メモリアレイでメモリセルのオン・オフを制御する配線 | 13 | +| Work in Process | WIP | 仕掛品 | 在製品 | 在制品 | まだライン上にあり、完成していないウェーハ | 1 | +| Yield | — | 歩留まり | 良率 | 良率 | 作ったもののうち良品の割合 | 16 | +| Yield Learning Curve | — | 歩留まりの学習曲線 | 良率學習曲線 | 良率学习曲线 | 新しいプロセスの歩留まりが時間とともに上がっていく過程 | 16 | --- diff --git a/ko/README.md b/ko/README.md index 9a0bd5a..8523cf9 100644 --- a/ko/README.md +++ b/ko/README.md @@ -1,4 +1,4 @@ - +
@@ -8,7 +8,7 @@ **웨이퍼 한 장을 따라 모래에서 칩까지의 여정을 걸어 봅니다** -🌐 [繁體中文](../zh-TW/README.md) ｜ [English](../en/README.md) ｜ [日本語](../ja/README.md) ｜ **한국어** ｜ [홈](../README.md) +🌐 [简体中文](../zh-CN/README.md) ｜ [繁體中文](../zh-TW/README.md) ｜ [English](../en/README.md) ｜ [日本語](../ja/README.md) ｜ **한국어** ｜ [홈](../README.md)
diff --git a/ko/appendix/glossary.md b/ko/appendix/glossary.md index 53618e4..ce03f30 100644 --- a/ko/appendix/glossary.md +++ b/ko/appendix/glossary.md @@ -1,4 +1,4 @@ - + # 부록 A 용어집 @@ -8,253 +8,253 @@ 현장에서 이 말들이 어떻게 쓰이는지는 [부록 B 현장 용어](fab-jargon.md)를 참고하세요. -| 영어 | 약어 | 한국어 | 繁體中文 | 설명 | 장 | -|---|---|---|---|---|---| -| Activation | — | 활성화 | 活化 | 어닐링으로 주입한 불순물 원자를 격자 자리에 넣어 전기가 통하게 하는 것 | 7 | -| Advanced Process Control | APC | 첨단 공정 제어 | 先進製程控制 | R2R, FDC 등 자동 공정 제어를 통틀어 이르는 말 | 17 | -| After Develop Inspection | ADI | 현상 후 검사 | 顯影後檢查 | 리소그래피 후 선폭, 오버레이, 결함을 재는 검사 | 4 | -| After Etch Inspection | AEI | 식각 후 검사 | 蝕刻後檢查 | 식각 후 선폭과 결함을 재는 검사 | 6 | -| Alignment Mark | — | 정렬 마크 | 對準記號 | 앞 층이 남기고 노광 장비가 위치를 맞추는 데 쓰는 패턴 | 4、15 | -| Angstrom | Å | 옹스트롬 | 埃 | 0.1 nm. 일부 신세대 노드 이름에 쓰이는 단위 | 14 | -| Anisotropic | — | 이방성 | 非等向 | 주로 한 방향으로 진행되는 식각 | 6 | -| Anneal | — | 어닐링 | 退火 | 가열해 결정을 복구하고 불순물을 활성화하는 것 | 7 | -| Ashing | — | 애싱 | 去光阻（灰化） | 산소 플라즈마로 감광액을 없애는 것 | 6 | -| Aspect Ratio | — | 종횡비 | 深寬比 | 구멍이나 트렌치의 깊이와 폭의 비 | 6、13 | -| Atomic Layer Deposition | ALD | 원자층 증착 | 原子層沉積 | 원자 한 층씩 기르는, 매우 균일한 증착법 | 5 | -| Automated Material Handling System | AMHS | 자동 반송 시스템 | 自動物料搬運系統 | 천장 반송 차량과 스토커로 캐리어를 자동 반송하는 시스템 | 1、23 | -| Back End of Line | BEOL | 배선 공정 | 後段製程 | 팹 안에서 다층 금속 배선을 만드는 단계 | 11 | -| Backside Power Delivery | — | 후면 전력 공급 | 背面供電 | 전원 배선을 웨이퍼 뒷면에 만드는 것 | 12 | -| Bad Block Management | — | 불량 블록 관리 | 壞區塊管理 | NAND의 쓸 수 없는 블록을 기록하고 피하는 것 | 24 | -| Ball Grid Array | BGA | 볼 그리드 어레이 | 球柵陣列 | 바닥에 솔더 볼을 배열한 패키지 | 20 | -| Barrier Layer | — | 배리어층 | 阻障層 | 구리가 절연막이나 실리콘으로 확산되는 것을 막는 얇은 층 | 10 | -| Batch Tool | — | 배치식 장비 | 批次式機台 | 퍼니스처럼 여러 장의 웨이퍼를 한 번에 처리하는 장비 | 1、5 | -| Bathtub Curve | — | 욕조 곡선 | 浴缸曲線 | 고장률의 시간 변화를 나타내는, 양 끝이 높고 가운데가 낮은 곡선 | 22 | -| Bias Temperature Instability | BTI | 바이어스 온도 불안정성 | 偏壓溫度不穩定性 | 고온과 전압으로 Vt가 시간에 따라 이동하는 현상 | 22 | -| Bin | — | 빈 | 分類 | 테스트 후 다이를 나누는 범주 | 19 | -| Binning | — | 빈닝(등급 분류) | 分級 | 같은 종류의 칩을 속도나 전력에 따라 등급으로 나누는 것 | 22、24 | -| Bit Line | — | 비트 라인 | 位元線 | 메모리 어레이에서 데이터의 읽기와 쓰기를 맡는 배선 | 13 | -| Bond Pad | Pad | 본딩 패드 | 焊墊 | 테스트 탐침과 패키지 연결용 칩 위의 금속 접점 | 11、19、20 | -| Bump | — | 범프 | 凸塊 | 플립칩에서 다이와 기판을 잇는 금속 돌기 | 20、21 | -| Burn-in | — | 번인 | 預燒 | 고온·고전압에서 동작시켜 초기 고장을 걸러 내는 것 | 22 | -| Cap Layer | — | 캡층 | 覆蓋層 | 구리 CMP 후 구리를 덮어 산화와 확산을 막는 막 | 10 | -| CD-SEM | — | CD-SEM | 線寬量測電子顯微鏡 | 전자 현미경으로 위에서 선폭을 재는 장비 | 15 | -| Chamber | — | 챔버 | 腔體 | 장비 안에서 실제로 처리가 이루어지는 밀폐 공간 | 6 | -| Channel | — | 채널 | 通道 | 소스와 드레인 사이에서 게이트가 제어하는 영역 | 2 | -| Channel Hole | — | 채널 홀 | 通道孔 | 3D NAND에서 적층 전체를 관통하는 수직 구멍 | 13 | -| Channeling | — | 채널링 | 通道效應 | 이온이 결정 격자의 틈을 따라 너무 깊이 들어가는 현상 | 7 | -| Chemical Mechanical Planarization | CMP | 화학적 기계적 평탄화 | 化學機械研磨 | 화학 작용과 기계적 연마로 표면을 평평하게 하고 남는 재료를 없애는 것 | 8 | -| Chemical Vapor Deposition | CVD | 화학 기상 증착 | 化學氣相沉積 | 기체를 웨이퍼 표면에서 반응시켜 막을 만드는 방법 | 5 | -| Chip Probing | CP | 칩 프로빙 | 晶圓針測 | 웨이퍼 위에서 다이를 하나씩 테스트하는 것. 웨이퍼 소트라고도 한다 | 19 | -| Chiplet | — | 칩렛 | 小晶片 | 큰 칩을 기능별로 나눈 작은 칩 | 21 | -| Cleanroom | — | 클린룸 | 無塵室（潔淨室） | 입자와 환경을 엄격하게 관리한 생산 공간 | 1 | -| Commonality Analysis | — | 공통성 분석 | 共通性分析 | 이상 웨이퍼에 공통된 장비, 챔버, 시기를 찾는 분석 | 16、23 | -| Complementary Metal-Oxide-Semiconductor | CMOS | 상보형 금속 산화막 반도체 | 互補式金屬氧化物半導體 | NMOS와 PMOS를 짝지어 쓰는 회로 기술 | 2、11 | -| Contact | — | 콘택 | 接觸窗 | 트랜지스터와 첫 번째 금속층을 잇는, 금속으로 채운 구멍 | 10、11 | -| Contacted Poly Pitch | CPP | 게이트 피치 | 閘極間距 | 이웃한 두 게이트 사이의 거리 | 14 | -| Control Limit | — | 관리 한계 | 管制界限 | 공정의 평소 동작으로 계산한, 이상 판정용 범위 | 17 | -| Critical Dimension | CD | 임계 치수 | 關鍵尺寸 | 선폭처럼 패턴에서 가장 엄격히 관리해야 하는 치수 | 4、15 | -| Cycle Time | — | 사이클 타임 | 生產週期 | 로트가 투입부터 완료까지 걸리는 시간 | 1、11 | -| Czochralski Method | CZ | 초크랄스키법 | 柴可拉斯基長晶法 | 녹은 실리콘에서 단결정 잉곳을 끌어올리는 방법 | 3 | -| Damascene | — | 다마신 | 大馬士革製程 | 트렌치를 파고 금속을 채운 뒤 연마해 배선을 만드는 방법 | 10 | -| Days per Mask Layer | — | 마스크 레이어당 일수 | 每層光罩天數 | 사이클 타임을 마스크 수로 나눈, 효율 비교 지표 | 11 | -| Deep Ultraviolet | DUV | 심자외선 | 深紫外光 | 248 nm와 193 nm 리소그래피 광원 | 4 | -| Defect | — | 결함 | 缺陷 | 웨이퍼 위에 있어서는 안 되는 모든 이상 | 15 | -| Defect Review | — | 결함 리뷰 | 複檢 | 전자 현미경으로 결함을 확대 촬영해 분류하는 것 | 15 | -| Design of Experiments | DOE | 실험 계획법 | 實驗設計 | 여러 요인을 체계적으로 동시에 바꿔 최적 조건을 찾는 방법 | 17 | -| Design-Technology Co-Optimization | DTCO | 설계·공정 협력 최적화 | 設計與製程共同最佳化 | 설계와 공정을 함께 최적화해 밀도와 성능을 높이는 것 | 14 | -| Develop | — | 현상 | 顯影 | 필요 없는 감광액을 녹여 패턴을 드러내는 것 | 4 | -| Dicing | — | 다이싱 | 切割 | 스크라이브 라인을 따라 웨이퍼를 다이로 자르는 것 | 20 | -| Die | — | 다이 | 晶粒 | 웨이퍼 위에 늘어선 똑같은 회로 하나하나 | 0 | -| Dishing | — | 디싱 | 碟化 | 넓은 금속 배선의 가운데가 오목하게 패이는 것 | 8 | -| Doping | — | 도핑 | 摻雜 | 반도체에 원소를 의도적으로 소량 넣어 전기적 성질을 바꾸는 것 | 2 | -| Dose | — | 도즈 | 劑量 | 이온 주입에서 단위 면적당 주입하는 원자 수 | 7 | -| Drain | — | 드레인 | 汲極 | 트랜지스터에서 전류가 흘러 나가는 단자 | 2 | -| Dry Etch | — | 건식 식각 | 乾蝕刻 | 플라즈마로 하는 식각 | 6 | -| Dummy Fill | — | 더미 패턴 | 假圖形 | 패턴 밀도를 고르게 하려고 넣는, 전기적으로 쓰이지 않는 도형 | 8 | -| Dummy Wafer | — | 더미 웨이퍼 | 擋片 | 빈 슬롯을 채우거나 장비를 길들이는 비제품 웨이퍼 | 3 | -| Dynamic Random Access Memory | DRAM | DRAM | 動態隨機存取記憶體 | 커패시터에 전하를 담아 기억하며, 정기적인 리프레시가 필요한 메모리 | 13、24 | -| Early Failure | — | 초기 고장 | 早期失效 | 쓰기 시작한 직후에 일어나는 고장. 번인으로 걸러 낼 수 있다 | 22 | -| Electromigration | EM | 일렉트로마이그레이션 | 電遷移 | 오랜 전류가 금속 원자를 밀어내 배선이 끊어지는 현상 | 10、22 | -| Electroplating | — | 전기 도금 | 電鍍 | 도금액 속에서 웨이퍼에 금속을 석출시키는 것 | 10 | -| Electrostatic Discharge | ESD | 정전기 방전 | 靜電放電 | 정전기의 순간 방전에 따른 손상. 신뢰성 시험 항목이기도 하다 | 22 | -| Endpoint Detection | — | 종점 검출 | 終點偵測 | 식각이나 연마가 목표에 도달했는지 판단하는 방법 | 6、8 | -| Engineering Change Notice | ECN | 엔지니어링 변경 통지 | 工程變更通知 | 공장 내부의 변경 신청과 승인 절차 | 18 | -| Epitaxy | — | 에피택시 | 磊晶 | 아래 격자를 이어받은 단결정 막을 기르는 것 | 5、12 | -| Erosion | — | 이로전 | 侵蝕 | 배선이 조밀한 영역 전체가 주변보다 낮게 깎이는 것 | 8 | -| Errata | — | 에라타 | 勘誤表 | 칩의 알려진 문제와 회피 방법 목록 | 24 | -| Error Correction Code | ECC | 오류 정정 부호 | 錯誤更正碼 | 몇 개의 비트 오류를 찾아내고 고치는 부호 | 24 | -| Etch Rate | — | 식각 속도 | 蝕刻率 | 단위 시간당 깎이는 깊이 | 6 | -| Etch Stop Layer | — | 식각 정지층 | 蝕刻停止層 | 식각을 올바른 위치에서 멈추게 하는, 잘 깎이지 않는 층 | 5、6 | -| Exposure Field | Shot | 노광 필드 | 曝光區 | 노광 장비가 한 번에 노광하는 영역 | 4、16 | -| Extreme Ultraviolet | EUV | 극자외선 | 極紫外光 | 파장 13.5 nm의 리소그래피 광원 | 4 | -| Fab | — | 팹 | 晶圓廠 | 웨이퍼를 제조하는 공장 | 1 | -| Fabless | — | 팹리스 | IC 設計公司 | 칩을 설계하지만 자체 공장이 없는 회사 | 0 | -| Failure Analysis | FA | 불량 분석 | 故障分析 | 칩이 고장 난 위치와 원인을 밝혀내는 분석 | 16 | -| Failures In Time | FIT | FIT | — | 10억 소자·시간당 고장 횟수 | 22 | -| Fan-Out Packaging | — | 팬아웃 패키징 | 扇出型封裝 | 재배선층으로 접점을 다이 바깥까지 펼치는 패키지 | 21 | -| Fault Detection and Classification | FDC | 이상 감지·분류 | 錯誤偵測與分類 | 장비 센서 데이터를 실시간 감시해 이상을 감지하는 시스템 | 17 | -| Fin Field-Effect Transistor | FinFET | 핀펫 | 鰭式場效電晶體 | 핀 모양 채널을 게이트가 세 면에서 감싸는 트랜지스터 | 12 | -| Final Test | FT | 최종 테스트 | 最終測試 | 패키징 후 출하 전의 기능과 전기적 특성 테스트 | 22 | -| Flash Translation Layer | FTL | 플래시 변환 계층 | 快閃記憶體轉換層 | NAND의 논리 주소와 물리 주소를 대응시키는 펌웨어 | 24 | -| Flip Chip | — | 플립칩 | 覆晶 | 다이 앞면을 아래로 향하게 해 범프로 기판에 직접 잇는 방식 | 20 | -| Focused Ion Beam | FIB | 집속 이온 빔 | 聚焦離子束 | 원하는 위치를 정밀하게 자르는 분석 장비 | 16 | -| Foundry | — | 파운드리 | 晶圓代工 | 고객을 위해 칩을 제조하는 사업 모델 | 0 | -| Front End of Line | FEOL | 트랜지스터 형성 공정 | 前段製程 | 팹 안에서 트랜지스터를 만드는 단계 | 11 | -| Front Opening Unified Pod | FOUP | FOUP | 前開式晶圓傳送盒 | 300 mm 웨이퍼를 최대 25장 담는 밀폐 캐리어 | 1 | -| Furnace | — | 퍼니스(로) | 爐管 | 산화, 어닐링, 일부 CVD에 쓰는 고온 배치식 장비 | 5、7 | -| Fuse | — | 퓨즈 | 熔絲 | 예비 회로로의 전환이나 칩 정보 기록에 쓰는, 쓸 수 있는 소자 | 13、19、24 | -| Future Hold | — | 퓨처 홀드 | 預約 Hold | 지정한 단계에 이르면 자동으로 웨이퍼를 멈추는 설정 | 18 | -| Garbage Collection | — | 가비지 컬렉션 | 垃圾回收 | NAND의 무효 데이터를 정리해 빈 공간을 회수하는 장치 | 24 | -| Gate | — | 게이트 | 閘極 | 트랜지스터를 켜고 끄는 전극 | 2 | -| Gate Oxide | — | 게이트 산화막 | 閘極氧化層 | 게이트와 채널 사이의 얇은 절연막 | 2 | -| Gate-All-Around | GAA | 게이트 올 어라운드 | 環繞式閘極 | 게이트가 채널을 네 면에서 감싸는 트랜지스터 구조 | 12 | -| Half Pitch | — | 하프 피치 | 半間距 | 피치의 절반 | 14 | -| Handler | — | 핸들러 | 分類機 | 최종 테스트에서 패키징된 칩을 옮기고 분류하는 장비 | 22 | -| Hard Mask | — | 하드 마스크 | 硬遮罩 | 감광액보다 식각에 강한 마스크 막 | 5 | -| High Bandwidth Memory | HBM | 고대역폭 메모리 | 高頻寬記憶體 | TSV로 여러 DRAM을 쌓은 메모리 | 13、21 | -| High Temperature Operating Life | HTOL | 고온 동작 수명 시험 | 高溫操作壽命測試 | 고온에서 오랫동안 전원을 켜고 동작시키는 신뢰성 시험 | 22 | -| High-k Metal Gate | HKMG | 고유전율 금속 게이트 | 高介電常數金屬閘極 | High-k 절연막과 금속 게이트를 조합한 구조 | 11、12 | -| Highly Accelerated Stress Test | HAST | 고가속 온습도 시험 | 高加速溫濕度測試 | 고온, 고습, 가압으로 습기 침투를 가속하는 신뢰성 시험 | 22 | -| Hold | — | 홀드 | 扣留 | 로트나 장비의 생산을 멈추는 것 | 18 | -| Hot Carrier Injection | HCI | 핫 캐리어 주입 | 熱載子注入 | 에너지가 큰 전자가 게이트 절연막에 들어가 트랜지스터가 열화되는 현상 | 22 | -| Hot Lot | — | 핫 로트 | 急件 | 우선 생산하는 로트 | 1 | -| Hybrid Bonding | — | 하이브리드 본딩 | 混合鍵合 | 구리 접점과 절연막을 동시에 직접 접합하는 칩 적층 기술 | 21 | -| Immersion Lithography | — | 액침 노광 | 浸潤式微影 | 렌즈와 웨이퍼 사이에 물을 넣어 해상도를 높이는 노광 | 4 | -| Ingot | — | 잉곳 | 晶棒 | 결정 성장으로 끌어올린 원기둥 모양의 단결정 실리콘 | 3 | -| Inner Spacer | — | 내부 스페이서 | 內側間隔物 | GAA에서 게이트와 소스·드레인을 떼어 놓는 내부 절연층 | 12 | -| Inspection | — | 검사 | 檢測 | 웨이퍼 위의 결함을 찾는 것 | 15 | -| Integrated Device Manufacturer | IDM | 종합 반도체 기업 | 整合元件製造廠 | 칩의 설계, 제조, 판매를 직접 하는 회사 | 0 | -| Interlock | — | 인터록 | 防呆 | 잘못된 조작을 할 수 없게 하는 시스템 확인 규칙 | 23 | -| Interposer | — | 인터포저 | 中介層 | 여러 칩과 패키지 기판을 잇는 중간층 | 21 | -| Ion Implantation | — | 이온 주입 | 離子佈植 | 불순물 이온을 가속해 실리콘에 쏘아 넣는 것 | 7 | -| Isotropic | — | 등방성 | 等向 | 모든 방향으로 같은 속도로 진행되는 식각 | 6 | -| Killer Defect | — | 킬러 결함 | 致命缺陷 | 칩을 불량으로 만드는 결함 | 15、16 | -| Known Good Die | KGD | 양품 다이 | 已知良好晶粒 | 테스트로 양품임이 확인된 다이 | 19、21 | -| Leadframe | — | 리드 프레임 | 導線架 | 다이를 올리고 외부 리드를 제공하는 금속 프레임 | 20 | -| Lithography | — | 리소그래피 | 微影 | 빛으로 마스크 패턴을 감광액에 옮기는 공정. 대만에서는 '황광(黃光)'이라고 부른다 | 4 | -| Load Port | — | 로드 포트 | 晶圓盒裝載埠 | 장비 앞쪽에서 캐리어를 올려놓는 받침대 | 1 | -| Loading Effect | — | 로딩 효과 | 負載效應 | 패턴의 조밀함에 따라 식각 속도가 달라지는 현상 | 6 | -| Lot | — | 로트 | 批 | 함께 처리되는 웨이퍼 묶음. 최대 25장 | 0 | -| Lot History | — | 이력 | 履歷 | 웨이퍼가 거친 단계, 장비, 시각, 측정 결과의 완전한 기록 | 16、18、23 | -| Low Pressure CVD | LPCVD | 저압 CVD | 低壓化學氣相沉積 | 고온으로 에너지를 주어 품질 좋은 막을 만드는 CVD | 5 | -| Low-k Dielectric | Low-k | 저유전율 절연막 | 低介電常數材料 | 배선 사이의 간섭을 줄이는 절연 재료 | 10 | -| Manufacturing Execution System | MES | 제조 실행 시스템 | 製造執行系統 | 생산 현장을 관리하고 웨이퍼의 상태와 이력을 기록하는 핵심 시스템 | 23 | -| Mask / Reticle | — | 마스크／레티클 | 光罩 | 한 층의 회로 패턴을 담은 석영 판 | 4 | -| Material Review Board | MRB | 자재 심의 위원회 | 物料審查會議 | 부적합품의 처리를 여러 부서가 함께 결정하는 회의 | 18 | -| Mature Node | — | 성숙 공정 | 成熟製程 | 오랫동안 양산되어 비용이 낮은 공정 세대 | 14 | -| Metal-Oxide-Semiconductor Field-Effect Transistor | MOSFET | MOSFET | 金屬氧化物半導體場效電晶體 | 게이트 전압으로 채널을 켜고 끄는 트랜지스터 | 2 | -| Metrology | — | 계측 | 量測 | 막 두께나 선폭 같은 구체적인 값을 재는 것 | 15 | -| Micro Bump | — | 마이크로 범프 | 微凸塊 | 칩 적층에 쓰는, 피치 수십 마이크로미터의 작은 범프 | 13、21 | -| Middle of Line | MOL | 콘택 형성 공정 | 中段製程 | 트랜지스터를 금속층에 잇는 단계 | 11 | -| Mini-environment | — | 미니 인바이런먼트 | 迷你環境 | 웨이퍼 주변의 작은 공간만 초청정으로 유지하는 설계 | 1 | -| Minimum Metal Pitch | MMP | 최소 금속 피치 | 最小金屬間距 | 가장 조밀한 금속 배선층의 피치 | 14 | -| Moisture Sensitivity Level | MSL | 습기 민감도 등급 | 濕度敏感等級 | 패키지가 습기에 얼마나 민감한지 나타내는 등급 | 20 | -| Monitor Wafer | — | 모니터 웨이퍼 | 控片 | 장비 상태를 확인하기 위한 비제품 웨이퍼 | 3 | -| Moore's Law | — | 무어의 법칙 | 摩爾定律 | 칩 위의 트랜지스터 수가 대략 2년마다 두 배가 되는 경향 | 2、14 | -| NAND Flash | — | NAND 플래시 | NAND 快閃記憶體 | 전원을 꺼도 데이터가 남는 메모리 | 13、24 | -| Nanosheet | — | 나노시트 | 奈米片 | GAA 트랜지스터에서 수평으로 쌓인 판 모양의 채널 | 12 | -| Native Oxide | — | 자연 산화막 | 原生氧化層 | 실리콘 표면이 공기와 닿으면 저절로 생기는 얇은 산화막 | 5、9 | -| Notch | — | 노치 | 晶圓缺口 | 웨이퍼의 방향을 나타내는 가장자리의 작은 홈 | 3 | -| Optical Critical Dimension | OCD | 광학식 치수 계측 | 光學關鍵尺寸量測 | 빛의 산란을 모델로 분석해 입체 형상을 추정하는 계측 | 15 | -| Optical Proximity Correction | OPC | 광 근접 보정 | 光學鄰近效應修正 | 결상 시 왜곡을 보정하도록 마스크 패턴을 수정하는 것 | 4 | -| Out of Control | OOC | 관리 이탈 | 超出管制界限 | 데이터가 관리 한계를 벗어난, 공정 이상의 신호 | 17 | -| Out of Control Action Plan | OCAP | 이상 대응 계획 | 異常處理計畫 | 이상이 일어났을 때의 대응을 미리 정한 절차 | 18 | -| Out of Spec | OOS | 규격 이탈 | 超出規格 | 데이터가 규격 한계를 벗어나 제품이 불합격인 것 | 17 | -| Outsourced Semiconductor Assembly and Test | OSAT | 후공정 외주 기업 | 封裝測試廠 | 패키징과 테스트를 맡는 회사 | 0 | -| Over Etch | — | 과식각 | 過度蝕刻 | 종점 이후에도 조금 더 깎아 재료를 확실히 없애는 것 | 6 | -| Overhead Hoist Transport | OHT | 천장 반송 차량 | 天車 | 천장 레일을 달리며 캐리어를 옮기는 장치 | 1 | -| Overlay | — | 오버레이 | 疊對誤差 | 위아래 두 층 패턴의 위치 어긋남 | 4 | -| Particle | — | 입자(파티클) | 微粒 | 웨이퍼 위의 아주 작은 입자. 가장 흔한 결함 원인 | 1、9 | -| Passivation | — | 보호막(패시베이션) | 保護層 | 칩 맨 위의 절연막. 본딩 패드만 연다 | 11 | -| Photoresist | PR | 감광액 | 光阻 | 패턴을 옮기기 위한 빛에 반응하는 재료 | 4 | -| Physical Vapor Deposition | PVD | 물리 기상 증착 | 物理氣相沉積 | 스퍼터링 같은 물리적 방법으로 막을 입히는 것 | 5 | -| Pitch | — | 피치 | 間距 | 반복 패턴에서 선 하나와 간격 하나를 합한 폭 | 14 | -| Plasma | — | 플라즈마 | 電漿 | 이온, 전자, 반응성이 큰 조각이 섞인 들뜬 상태의 기체 | 6 | -| Plasma-Enhanced CVD | PECVD | 플라즈마 CVD | 電漿輔助化學氣相沉積 | 플라즈마로 에너지를 주어 낮은 온도에서 증착하는 CVD | 5 | -| PN Junction | — | PN 접합 | PN 接面 | P형 영역과 N형 영역의 경계 | 2 | -| Polysilicon | Poly | 폴리실리콘 | 多晶矽 | 방향이 다른 많은 결정립으로 이루어진 실리콘 | 3、11 | -| Post-Exposure Bake | PEB | 노광 후 베이크 | 曝後烤 | 노광 후 가열해 감광액의 화학 반응을 마무리하는 것 | 4 | -| Predictive Maintenance | — | 예지 정비 | 預測性保養 | 장비 데이터로 부품 교체 시기를 예측하는 것 | 23 | -| Preventive Maintenance | PM | 예방 정비 | 預防保養 | 정기적으로 장비를 세우고 정비하는 것 | 1 | -| Probe Card | — | 프로브 카드 | 探針卡 | 웨이퍼 테스트에서 다이의 패드에 닿는 탐침 묶음 | 19 | -| Prober | — | 프로버 | 針測機 | CP에서 탐침이 다이마다 닿도록 웨이퍼를 움직이는 장비 | 19 | -| Process Capability Index | Cpk | 공정 능력 지수 | 製程能力指標 | 공정이 규격 안에 얼마나 여유 있게 들어가는지 나타내는 지표 | 17 | -| Process Design Kit | PDK | 공정 설계 키트 | 製程設計套件 | 팹이 설계자에게 제공하는 디자인 룰과 전기적 모델 | 14 | -| Process Node | — | 공정 노드 | 製程節點 | 공정 기술 한 세대의 이름 | 14 | -| Product / Process Change Notification | PCN | 제품·공정 변경 통지 | 產品／製程變更通知 | 제품이나 공정의 변경을 고객에게 알리는 통지 | 18 | -| Queue Time | Q-Time | Q-타임 | 等待時間限制 | 두 단계 사이에서 기다릴 수 있는 최대 시간 | 9 | -| Rapid Thermal Anneal | RTA | 급속 열처리 | 快速熱退火 | 몇 초 만에 하는 고온 어닐링 | 7 | -| Re-entrant Flow | — | 재진입 흐름 | 重複進入流程 | 웨이퍼가 같은 종류의 장비로 여러 번 돌아오는 생산 흐름 | 11 | -| Recipe | — | 레시피 | 配方 | 장비가 공정을 처리할 때의 조건 묶음 | 0 | -| Redistribution Layer | RDL | 재배선층 | 重佈線層 | 접점을 다른 위치로 옮기는 배선층 | 21 | -| Redundancy Repair | — | 리던던시 리페어 | 修補 | 불량 메모리 셀을 예비 회로로 바꾸는 것 | 13、19 | -| Refresh | — | 리프레시 | 刷新 | DRAM 데이터를 정기적으로 다시 써서 빠져나간 전하를 채우는 것 | 13、24 | -| Release | — | 해제(릴리스) | 放行 | 홀드를 풀고 웨이퍼 생산을 계속하는 것 | 18 | -| Reliability | — | 신뢰성 | 可靠度 | 정해진 사용 조건에서 칩이 얼마나 오래 정상 동작하는지 | 22 | -| Rework | — | 리워크 | 重工 | 결과의 일부를 없애고 다시 하는 것 | 4、18 | -| Root Cause | — | 근본 원인 | 根本原因 | 이상의 가장 근본적인 원인 | 18 | -| Route | — | 루트 | 流程 | 제품이 거쳐야 하는 단계와 그 순서 | 0、11 | -| Row Hammer | — | 로우 해머 | — | DRAM의 같은 행에 반복 접근해 이웃 행의 비트가 뒤집히는 현상 | 24 | -| Run-to-Run Control | R2R | 런투런 제어 | 批次間控制 | 측정 결과를 바탕으로 다음 로트의 공정 조건을 자동 조정하는 것 | 17 | -| Sacrificial Layer | — | 희생층 | 犧牲層 | 자리를 잡기 위해 만들었다가 나중에 없애는 재료 | 12 | -| Sampling | — | 샘플링 | 抽樣 | 일부 로트, 웨이퍼, 위치만 재는 것 | 15 | -| Scanner | — | 노광 장비(스캐너) | 曝光機 | 마스크 패턴을 축소해 웨이퍼에 투영하는 장비 | 4 | -| Scrap | — | 폐기(스크랩) | 報廢 | 웨이퍼를 생산에서 빼서 버리는 것 | 18 | -| Scribe Line | — | 스크라이브 라인 | 切割道 | 다이 사이에 둔, 다이싱과 테스트 키용 영역 | 0、19 | -| Seasoning | — | 시즈닝 | 腔體調理 | 정비 후 더미를 흘려 챔버를 안정시키는 것 | 6 | -| SECS/GEM | — | SECS/GEM | 機台通訊標準 | 장비와 공장 시스템 사이의 공통 통신 표준 | 23 | -| Seed Layer | — | 시드층 | 晶種層 | 도금의 출발점으로 미리 입히는 얇은 금속층 | 10 | -| Selectivity | — | 선택비 | 選擇比 | 대상 재료와 다른 재료의 식각 속도의 비 | 6 | -| Shallow Trench Isolation | STI | 얕은 트렌치 소자 분리 | 淺溝槽隔離 | 절연물을 채운 얕은 트렌치로 소자를 분리하는 것 | 11 | -| Sheet Resistance | Rs | 면저항 | 片電阻 | 얇은 층의 저항값. 도핑과 막 두께를 반영한다 | 7、15 | -| Short-Channel Effect | SCE | 단채널 효과 | 短通道效應 | 채널이 너무 짧아 게이트 제어력이 떨어지고 누설이 느는 현상 | 12 | -| Silicide | — | 실리사이드 | 金屬矽化物 | 금속과 실리콘이 반응해 생기는 저저항 화합물 | 11 | -| Silicon on Insulator | SOI | SOI | 絕緣層上覆矽 | 얇은 실리콘 층 아래에 절연층을 묻은 웨이퍼 | 3 | -| SLC / MLC / TLC / QLC | — | SLC／MLC／TLC／QLC | 單層／多層／三層／四層式儲存單元 | 셀 하나에 각각 1, 2, 3, 4비트를 저장하는 NAND | 24 | -| Slurry | — | 슬러리 | 研磨液 | CMP에 쓰는, 연마 입자와 약품이 든 액체 | 8 | -| Soft Error | — | 소프트 에러 | 軟錯誤 | 방사선 입자 등에 의한 일시적인 비트 오류 | 24 | -| Source | — | 소스 | 源極 | 트랜지스터에서 전류가 흘러 들어오는 단자 | 2 | -| Spacer | — | 스페이서 | 側壁間隔物 | 게이트 양옆의 절연 구조 | 11 | -| Specification Limit | — | 규격 한계 | 規格界限 | 제품에 요구되는 범위. 벗어나면 불합격 | 17 | -| Split Lot | — | 스플릿 로트 | 分批實驗 | 한 로트를 그룹으로 나눠 조건을 바꾸는 실험 | 17 | -| Sputtering | — | 스퍼터링 | 濺鍍 | 타깃에 이온을 쏘아 금속막을 입히는 것 | 5 | -| Staircase | — | 계단 구조 | 階梯結構 | 3D NAND 적층 가장자리에서 각 층에 콘택이 닿게 하는 계단 모양 구조 | 13 | -| Static Random-Access Memory | SRAM | SRAM | 靜態隨機存取記憶體 | 공정 밀도 비교에 자주 쓰이는 메모리 셀 | 14 | -| Statistical Process Control | SPC | 통계적 공정 관리 | 統計製程管制 | 관리도로 공정의 안정성을 감시하는 것 | 17 | -| Stealth Dicing | — | 스텔스 다이싱 | 隱形切割 | 레이저로 웨이퍼 내부에 개질층을 만들어 다이를 떼어 내는 방법 | 20 | -| Step Coverage | — | 스텝 커버리지 | 階梯覆蓋 | 울퉁불퉁한 표면을 막이 고르게 덮는 정도 | 5 | -| Stepping | — | 스테핑 | 晶片版本 | 설계 수정 후 칩의 버전 표시 | 24 | -| Stocker | — | 스토커 | 倉儲 | 캐리어를 임시 보관하는 자동 창고 | 1 | -| Strained Silicon | — | 변형 실리콘 | 應變矽 | 실리콘 격자를 살짝 변형시켜 전자와 정공을 빨리 움직이게 하는 기술 | 12 | -| System Level Test | SLT | 시스템 레벨 테스트 | 系統級測試 | 실제 제품과 비슷한 환경에서 칩을 테스트하는 것 | 22 | -| Target | — | 타깃 | 靶材 | PVD 스퍼터링에서 이온이 부딪히는 재료원 | 5 | -| Temperature Cycling | TC | 온도 사이클 시험 | 溫度循環 | 고온과 저온을 반복하는 신뢰성 시험 | 22 | -| Test Key | — | 테스트 키 | 測試鍵 | 스크라이브 라인에 두는 전기 측정용 테스트 구조 | 19 | -| Tester | — | 테스터 | 測試機 | 테스트 신호를 보내고 칩의 응답을 판정하는 장비 | 19、22 | -| Thermal Budget | — | 열 예산 | 熱預算 | 웨이퍼가 전체 공정에서 받는 고온의 총량 | 7 | -| Thermal Oxidation | — | 열산화 | 熱氧化 | 고온에서 실리콘 표면에 산화막을 기르는 것 | 5 | -| Threshold Voltage | Vt | 문턱 전압 | 臨界電壓 | 트랜지스터를 켜는 데 필요한 최소 게이트 전압 | 2、19 | -| Through-Silicon Via | TSV | 실리콘 관통 전극 | 矽穿孔 | 칩을 수직으로 관통하는 금속 배선 | 13、21 | -| Time-Dependent Dielectric Breakdown | TDDB | 시간 의존 절연 파괴 | 時間相依介電崩潰 | 절연막이 오랫동안 전기장에 노출되어 파괴되는 현상 | 22 | -| Track-in / Track-out | — | 트랙인／트랙아웃 | 進站與出站 | 처리의 시작과 완료를 시스템에 등록하는 것 | 23 | -| Ultrapure Water | UPW | 초순수 | 超純水 | 불순물이 거의 없는 세정용 물 | 1、9 | -| Underfill | — | 언더필 | 底部填充 | 플립칩의 다이와 기판 사이에 채우는 수지 | 20 | -| Via | — | 비아 | 導通孔 | 위아래 두 금속층을 잇는, 금속으로 채운 구멍 | 10 | -| Virtual Metrology | VM | 가상 계측 | 虛擬量測 | 장비의 처리 중 데이터로 계측 결과를 추정하는 것 | 23 | -| Wafer | — | 웨이퍼 | 晶圓 | 칩을 만드는 둥근 실리콘 박판 | 3 | -| Wafer Acceptance Test | WAT | 웨이퍼 인수 테스트 | 晶圓允收測試 | 스크라이브 라인의 테스트 키를 재서 공정 결과를 확인하는 테스트 | 19 | -| Wafer ID | — | 웨이퍼 ID | 晶圓編號 | 웨이퍼를 추적하기 위해 레이저로 새기는 번호 | 3 | -| Wafer Map | — | 웨이퍼 맵 | 晶圓圖 | 웨이퍼 위 각 다이의 테스트 결과 분포도 | 16、19 | -| Wafer Start | — | 웨이퍼 투입 | 投片 | 빈 웨이퍼를 생산에 투입하는 것 | 0 | -| Wafer-Level Packaging | WLP | 웨이퍼 레벨 패키지 | 晶圓級封裝 | 웨이퍼 위에서 직접 하는, 다이와 거의 같은 크기의 패키징 | 20 | -| Wear Leveling | — | 웨어 레벨링 | 平均抹寫 | NAND 각 블록의 마모를 고르게 하는 펌웨어 기술 | 24 | -| Well | — | 웰 | 井 | NMOS나 PMOS를 만들기 위해 도핑한 영역 | 2、11 | -| Wet Etch | — | 습식 식각 | 濕蝕刻 | 약액으로 하는 식각 | 6 | -| Wire Bonding | — | 와이어 본딩 | 打線接合 | 가는 금속선으로 다이와 패키지를 잇는 것 | 20 | -| Word Line | — | 워드 라인 | 字元線 | 메모리 어레이에서 메모리 셀을 켜고 끄는 배선 | 13 | -| Work in Process | WIP | 재공 | 在製品 | 아직 라인 위에 있고 완성되지 않은 웨이퍼 | 1 | -| Yield | — | 수율 | 良率 | 만든 것 가운데 양품의 비율 | 16 | -| Yield Learning Curve | — | 수율 학습 곡선 | 良率學習曲線 | 새 공정의 수율이 시간에 따라 올라가는 과정 | 16 | +| 영어 | 약어 | 한국어 | 繁體中文 | 简体中文 | 설명 | 장 | +| --- | --- | --- | --- | --- | --- | --- | +| Activation | — | 활성화 | 活化 | 激活 | 어닐링으로 주입한 불순물 원자를 격자 자리에 넣어 전기가 통하게 하는 것 | 7 | +| Advanced Process Control | APC | 첨단 공정 제어 | 先進製程控制 | 先进工艺控制 | R2R, FDC 등 자동 공정 제어를 통틀어 이르는 말 | 17 | +| After Develop Inspection | ADI | 현상 후 검사 | 顯影後檢查 | 显影后检查 | 리소그래피 후 선폭, 오버레이, 결함을 재는 검사 | 4 | +| After Etch Inspection | AEI | 식각 후 검사 | 蝕刻後檢查 | 刻蚀后检查 | 식각 후 선폭과 결함을 재는 검사 | 6 | +| Alignment Mark | — | 정렬 마크 | 對準記號 | 对准标记 | 앞 층이 남기고 노광 장비가 위치를 맞추는 데 쓰는 패턴 | 4、15 | +| Angstrom | Å | 옹스트롬 | 埃 | 埃 | 0.1 nm. 일부 신세대 노드 이름에 쓰이는 단위 | 14 | +| Anisotropic | — | 이방성 | 非等向 | 各向异性 | 주로 한 방향으로 진행되는 식각 | 6 | +| Anneal | — | 어닐링 | 退火 | 退火 | 가열해 결정을 복구하고 불순물을 활성화하는 것 | 7 | +| Ashing | — | 애싱 | 去光阻（灰化） | 去光刻胶（灰化） | 산소 플라즈마로 감광액을 없애는 것 | 6 | +| Aspect Ratio | — | 종횡비 | 深寬比 | 深宽比 | 구멍이나 트렌치의 깊이와 폭의 비 | 6、13 | +| Atomic Layer Deposition | ALD | 원자층 증착 | 原子層沉積 | 原子层沉积 | 원자 한 층씩 기르는, 매우 균일한 증착법 | 5 | +| Automated Material Handling System | AMHS | 자동 반송 시스템 | 自動物料搬運系統 | 自动物料搬运系统 | 천장 반송 차량과 스토커로 캐리어를 자동 반송하는 시스템 | 1、23 | +| Back End of Line | BEOL | 배선 공정 | 後段製程 | 后段工艺 | 팹 안에서 다층 금속 배선을 만드는 단계 | 11 | +| Backside Power Delivery | — | 후면 전력 공급 | 背面供電 | 背面供电 | 전원 배선을 웨이퍼 뒷면에 만드는 것 | 12 | +| Bad Block Management | — | 불량 블록 관리 | 壞區塊管理 | 坏块管理 | NAND의 쓸 수 없는 블록을 기록하고 피하는 것 | 24 | +| Ball Grid Array | BGA | 볼 그리드 어레이 | 球柵陣列 | 球栅阵列 | 바닥에 솔더 볼을 배열한 패키지 | 20 | +| Barrier Layer | — | 배리어층 | 阻障層 | 阻挡层 | 구리가 절연막이나 실리콘으로 확산되는 것을 막는 얇은 층 | 10 | +| Batch Tool | — | 배치식 장비 | 批次式機台 | 批式设备 | 퍼니스처럼 여러 장의 웨이퍼를 한 번에 처리하는 장비 | 1、5 | +| Bathtub Curve | — | 욕조 곡선 | 浴缸曲線 | 浴缸曲线 | 고장률의 시간 변화를 나타내는, 양 끝이 높고 가운데가 낮은 곡선 | 22 | +| Bias Temperature Instability | BTI | 바이어스 온도 불안정성 | 偏壓溫度不穩定性 | 偏置温度不稳定性 | 고온과 전압으로 Vt가 시간에 따라 이동하는 현상 | 22 | +| Bin | — | 빈 | 分類 | 分类 | 테스트 후 다이를 나누는 범주 | 19 | +| Binning | — | 빈닝(등급 분류) | 分級 | 分级 | 같은 종류의 칩을 속도나 전력에 따라 등급으로 나누는 것 | 22、24 | +| Bit Line | — | 비트 라인 | 位元線 | 位线 | 메모리 어레이에서 데이터의 읽기와 쓰기를 맡는 배선 | 13 | +| Bond Pad | Pad | 본딩 패드 | 焊墊 | 焊盘 | 테스트 탐침과 패키지 연결용 칩 위의 금속 접점 | 11、19、20 | +| Bump | — | 범프 | 凸塊 | 凸块 | 플립칩에서 다이와 기판을 잇는 금속 돌기 | 20、21 | +| Burn-in | — | 번인 | 預燒 | 老化筛选 | 고온·고전압에서 동작시켜 초기 고장을 걸러 내는 것 | 22 | +| Cap Layer | — | 캡층 | 覆蓋層 | 覆盖层 | 구리 CMP 후 구리를 덮어 산화와 확산을 막는 막 | 10 | +| CD-SEM | — | CD-SEM | 線寬量測電子顯微鏡 | 线宽测量电子显微镜 | 전자 현미경으로 위에서 선폭을 재는 장비 | 15 | +| Chamber | — | 챔버 | 腔體 | 腔体 | 장비 안에서 실제로 처리가 이루어지는 밀폐 공간 | 6 | +| Channel | — | 채널 | 通道 | 沟道 | 소스와 드레인 사이에서 게이트가 제어하는 영역 | 2 | +| Channel Hole | — | 채널 홀 | 通道孔 | 沟道孔 | 3D NAND에서 적층 전체를 관통하는 수직 구멍 | 13 | +| Channeling | — | 채널링 | 通道效應 | 沟道效应 | 이온이 결정 격자의 틈을 따라 너무 깊이 들어가는 현상 | 7 | +| Chemical Mechanical Planarization | CMP | 화학적 기계적 평탄화 | 化學機械研磨 | 化学机械抛光 | 화학 작용과 기계적 연마로 표면을 평평하게 하고 남는 재료를 없애는 것 | 8 | +| Chemical Vapor Deposition | CVD | 화학 기상 증착 | 化學氣相沉積 | 化学气相沉积 | 기체를 웨이퍼 표면에서 반응시켜 막을 만드는 방법 | 5 | +| Chip Probing | CP | 칩 프로빙 | 晶圓針測 | 晶圆探针测试 | 웨이퍼 위에서 다이를 하나씩 테스트하는 것. 웨이퍼 소트라고도 한다 | 19 | +| Chiplet | — | 칩렛 | 小晶片 | 芯粒（小芯片） | 큰 칩을 기능별로 나눈 작은 칩 | 21 | +| Cleanroom | — | 클린룸 | 無塵室（潔淨室） | 洁净室 | 입자와 환경을 엄격하게 관리한 생산 공간 | 1 | +| Commonality Analysis | — | 공통성 분석 | 共通性分析 | 共因分析 | 이상 웨이퍼에 공통된 장비, 챔버, 시기를 찾는 분석 | 16、23 | +| Complementary Metal-Oxide-Semiconductor | CMOS | 상보형 금속 산화막 반도체 | 互補式金屬氧化物半導體 | 互补金属氧化物半导体 | NMOS와 PMOS를 짝지어 쓰는 회로 기술 | 2、11 | +| Contact | — | 콘택 | 接觸窗 | 接触孔 | 트랜지스터와 첫 번째 금속층을 잇는, 금속으로 채운 구멍 | 10、11 | +| Contacted Poly Pitch | CPP | 게이트 피치 | 閘極間距 | 栅极间距 | 이웃한 두 게이트 사이의 거리 | 14 | +| Control Limit | — | 관리 한계 | 管制界限 | 控制限 | 공정의 평소 동작으로 계산한, 이상 판정용 범위 | 17 | +| Critical Dimension | CD | 임계 치수 | 關鍵尺寸 | 关键尺寸 | 선폭처럼 패턴에서 가장 엄격히 관리해야 하는 치수 | 4、15 | +| Cycle Time | — | 사이클 타임 | 生產週期 | 生产周期 | 로트가 투입부터 완료까지 걸리는 시간 | 1、11 | +| Czochralski Method | CZ | 초크랄스키법 | 柴可拉斯基長晶法 | 直拉法 | 녹은 실리콘에서 단결정 잉곳을 끌어올리는 방법 | 3 | +| Damascene | — | 다마신 | 大馬士革製程 | 大马士革工艺 | 트렌치를 파고 금속을 채운 뒤 연마해 배선을 만드는 방법 | 10 | +| Days per Mask Layer | — | 마스크 레이어당 일수 | 每層光罩天數 | 每层掩模版天数 | 사이클 타임을 마스크 수로 나눈, 효율 비교 지표 | 11 | +| Deep Ultraviolet | DUV | 심자외선 | 深紫外光 | 深紫外光 | 248 nm와 193 nm 리소그래피 광원 | 4 | +| Defect | — | 결함 | 缺陷 | 缺陷 | 웨이퍼 위에 있어서는 안 되는 모든 이상 | 15 | +| Defect Review | — | 결함 리뷰 | 複檢 | 复检 | 전자 현미경으로 결함을 확대 촬영해 분류하는 것 | 15 | +| Design of Experiments | DOE | 실험 계획법 | 實驗設計 | 实验设计 | 여러 요인을 체계적으로 동시에 바꿔 최적 조건을 찾는 방법 | 17 | +| Design-Technology Co-Optimization | DTCO | 설계·공정 협력 최적화 | 設計與製程共同最佳化 | 设计与工艺协同优化 | 설계와 공정을 함께 최적화해 밀도와 성능을 높이는 것 | 14 | +| Develop | — | 현상 | 顯影 | 显影 | 필요 없는 감광액을 녹여 패턴을 드러내는 것 | 4 | +| Dicing | — | 다이싱 | 切割 | 切割 | 스크라이브 라인을 따라 웨이퍼를 다이로 자르는 것 | 20 | +| Die | — | 다이 | 晶粒 | 裸片 | 웨이퍼 위에 늘어선 똑같은 회로 하나하나 | 0 | +| Dishing | — | 디싱 | 碟化 | 碟形凹陷 | 넓은 금속 배선의 가운데가 오목하게 패이는 것 | 8 | +| Doping | — | 도핑 | 摻雜 | 掺杂 | 반도체에 원소를 의도적으로 소량 넣어 전기적 성질을 바꾸는 것 | 2 | +| Dose | — | 도즈 | 劑量 | 剂量 | 이온 주입에서 단위 면적당 주입하는 원자 수 | 7 | +| Drain | — | 드레인 | 汲極 | 漏极 | 트랜지스터에서 전류가 흘러 나가는 단자 | 2 | +| Dry Etch | — | 건식 식각 | 乾蝕刻 | 干法刻蚀 | 플라즈마로 하는 식각 | 6 | +| Dummy Fill | — | 더미 패턴 | 假圖形 | 填充图形 | 패턴 밀도를 고르게 하려고 넣는, 전기적으로 쓰이지 않는 도형 | 8 | +| Dummy Wafer | — | 더미 웨이퍼 | 擋片 | 挡片 | 빈 슬롯을 채우거나 장비를 길들이는 비제품 웨이퍼 | 3 | +| Dynamic Random Access Memory | DRAM | DRAM | 動態隨機存取記憶體 | 动态随机存储器 | 커패시터에 전하를 담아 기억하며, 정기적인 리프레시가 필요한 메모리 | 13、24 | +| Early Failure | — | 초기 고장 | 早期失效 | 早期失效 | 쓰기 시작한 직후에 일어나는 고장. 번인으로 걸러 낼 수 있다 | 22 | +| Electromigration | EM | 일렉트로마이그레이션 | 電遷移 | 电迁移 | 오랜 전류가 금속 원자를 밀어내 배선이 끊어지는 현상 | 10、22 | +| Electroplating | — | 전기 도금 | 電鍍 | 电镀 | 도금액 속에서 웨이퍼에 금속을 석출시키는 것 | 10 | +| Electrostatic Discharge | ESD | 정전기 방전 | 靜電放電 | 静电放电 | 정전기의 순간 방전에 따른 손상. 신뢰성 시험 항목이기도 하다 | 22 | +| Endpoint Detection | — | 종점 검출 | 終點偵測 | 终点检测 | 식각이나 연마가 목표에 도달했는지 판단하는 방법 | 6、8 | +| Engineering Change Notice | ECN | 엔지니어링 변경 통지 | 工程變更通知 | 工程变更通知 | 공장 내부의 변경 신청과 승인 절차 | 18 | +| Epitaxy | — | 에피택시 | 磊晶 | 外延 | 아래 격자를 이어받은 단결정 막을 기르는 것 | 5、12 | +| Erosion | — | 이로전 | 侵蝕 | 侵蚀 | 배선이 조밀한 영역 전체가 주변보다 낮게 깎이는 것 | 8 | +| Errata | — | 에라타 | 勘誤表 | 勘误表 | 칩의 알려진 문제와 회피 방법 목록 | 24 | +| Error Correction Code | ECC | 오류 정정 부호 | 錯誤更正碼 | 纠错码 | 몇 개의 비트 오류를 찾아내고 고치는 부호 | 24 | +| Etch Rate | — | 식각 속도 | 蝕刻率 | 刻蚀速率 | 단위 시간당 깎이는 깊이 | 6 | +| Etch Stop Layer | — | 식각 정지층 | 蝕刻停止層 | 刻蚀停止层 | 식각을 올바른 위치에서 멈추게 하는, 잘 깎이지 않는 층 | 5、6 | +| Exposure Field | Shot | 노광 필드 | 曝光區 | 曝光区 | 노광 장비가 한 번에 노광하는 영역 | 4、16 | +| Extreme Ultraviolet | EUV | 극자외선 | 極紫外光 | 极紫外光 | 파장 13.5 nm의 리소그래피 광원 | 4 | +| Fab | — | 팹 | 晶圓廠 | 晶圆厂 | 웨이퍼를 제조하는 공장 | 1 | +| Fabless | — | 팹리스 | IC 設計公司 | IC 设计公司 | 칩을 설계하지만 자체 공장이 없는 회사 | 0 | +| Failure Analysis | FA | 불량 분석 | 故障分析 | 失效分析 | 칩이 고장 난 위치와 원인을 밝혀내는 분석 | 16 | +| Failures In Time | FIT | FIT | — | — | 10억 소자·시간당 고장 횟수 | 22 | +| Fan-Out Packaging | — | 팬아웃 패키징 | 扇出型封裝 | 扇出型封装 | 재배선층으로 접점을 다이 바깥까지 펼치는 패키지 | 21 | +| Fault Detection and Classification | FDC | 이상 감지·분류 | 錯誤偵測與分類 | 故障检测与分类 | 장비 센서 데이터를 실시간 감시해 이상을 감지하는 시스템 | 17 | +| Fin Field-Effect Transistor | FinFET | 핀펫 | 鰭式場效電晶體 | 鳍式场效应晶体管 | 핀 모양 채널을 게이트가 세 면에서 감싸는 트랜지스터 | 12 | +| Final Test | FT | 최종 테스트 | 最終測試 | 最终测试 | 패키징 후 출하 전의 기능과 전기적 특성 테스트 | 22 | +| Flash Translation Layer | FTL | 플래시 변환 계층 | 快閃記憶體轉換層 | 闪存转换层 | NAND의 논리 주소와 물리 주소를 대응시키는 펌웨어 | 24 | +| Flip Chip | — | 플립칩 | 覆晶 | 倒装芯片 | 다이 앞면을 아래로 향하게 해 범프로 기판에 직접 잇는 방식 | 20 | +| Focused Ion Beam | FIB | 집속 이온 빔 | 聚焦離子束 | 聚焦离子束 | 원하는 위치를 정밀하게 자르는 분석 장비 | 16 | +| Foundry | — | 파운드리 | 晶圓代工 | 晶圆代工 | 고객을 위해 칩을 제조하는 사업 모델 | 0 | +| Front End of Line | FEOL | 트랜지스터 형성 공정 | 前段製程 | 前段工艺 | 팹 안에서 트랜지스터를 만드는 단계 | 11 | +| Front Opening Unified Pod | FOUP | FOUP | 前開式晶圓傳送盒 | 前开式晶圆传送盒 | 300 mm 웨이퍼를 최대 25장 담는 밀폐 캐리어 | 1 | +| Furnace | — | 퍼니스(로) | 爐管 | 炉管 | 산화, 어닐링, 일부 CVD에 쓰는 고온 배치식 장비 | 5、7 | +| Fuse | — | 퓨즈 | 熔絲 | 熔丝 | 예비 회로로의 전환이나 칩 정보 기록에 쓰는, 쓸 수 있는 소자 | 13、19、24 | +| Future Hold | — | 퓨처 홀드 | 預約 Hold | 预约 Hold | 지정한 단계에 이르면 자동으로 웨이퍼를 멈추는 설정 | 18 | +| Garbage Collection | — | 가비지 컬렉션 | 垃圾回收 | 垃圾回收 | NAND의 무효 데이터를 정리해 빈 공간을 회수하는 장치 | 24 | +| Gate | — | 게이트 | 閘極 | 栅极 | 트랜지스터를 켜고 끄는 전극 | 2 | +| Gate Oxide | — | 게이트 산화막 | 閘極氧化層 | 栅极氧化层 | 게이트와 채널 사이의 얇은 절연막 | 2 | +| Gate-All-Around | GAA | 게이트 올 어라운드 | 環繞式閘極 | 全环绕栅 | 게이트가 채널을 네 면에서 감싸는 트랜지스터 구조 | 12 | +| Half Pitch | — | 하프 피치 | 半間距 | 半间距 | 피치의 절반 | 14 | +| Handler | — | 핸들러 | 分類機 | 测试分选机 | 최종 테스트에서 패키징된 칩을 옮기고 분류하는 장비 | 22 | +| Hard Mask | — | 하드 마스크 | 硬遮罩 | 硬掩模 | 감광액보다 식각에 강한 마스크 막 | 5 | +| High Bandwidth Memory | HBM | 고대역폭 메모리 | 高頻寬記憶體 | 高带宽存储器 | TSV로 여러 DRAM을 쌓은 메모리 | 13、21 | +| High Temperature Operating Life | HTOL | 고온 동작 수명 시험 | 高溫操作壽命測試 | 高温工作寿命测试 | 고온에서 오랫동안 전원을 켜고 동작시키는 신뢰성 시험 | 22 | +| High-k Metal Gate | HKMG | 고유전율 금속 게이트 | 高介電常數金屬閘極 | 高介电常数金属栅极 | High-k 절연막과 금속 게이트를 조합한 구조 | 11、12 | +| Highly Accelerated Stress Test | HAST | 고가속 온습도 시험 | 高加速溫濕度測試 | 高加速应力测试 | 고온, 고습, 가압으로 습기 침투를 가속하는 신뢰성 시험 | 22 | +| Hold | — | 홀드 | 扣留 | 扣留 | 로트나 장비의 생산을 멈추는 것 | 18 | +| Hot Carrier Injection | HCI | 핫 캐리어 주입 | 熱載子注入 | 热载流子注入 | 에너지가 큰 전자가 게이트 절연막에 들어가 트랜지스터가 열화되는 현상 | 22 | +| Hot Lot | — | 핫 로트 | 急件 | 急件 | 우선 생산하는 로트 | 1 | +| Hybrid Bonding | — | 하이브리드 본딩 | 混合鍵合 | 混合键合 | 구리 접점과 절연막을 동시에 직접 접합하는 칩 적층 기술 | 21 | +| Immersion Lithography | — | 액침 노광 | 浸潤式微影 | 浸没式光刻 | 렌즈와 웨이퍼 사이에 물을 넣어 해상도를 높이는 노광 | 4 | +| Ingot | — | 잉곳 | 晶棒 | 晶棒 | 결정 성장으로 끌어올린 원기둥 모양의 단결정 실리콘 | 3 | +| Inner Spacer | — | 내부 스페이서 | 內側間隔物 | 内侧墙 | GAA에서 게이트와 소스·드레인을 떼어 놓는 내부 절연층 | 12 | +| Inspection | — | 검사 | 檢測 | 检测 | 웨이퍼 위의 결함을 찾는 것 | 15 | +| Integrated Device Manufacturer | IDM | 종합 반도체 기업 | 整合元件製造廠 | 集成器件制造商 | 칩의 설계, 제조, 판매를 직접 하는 회사 | 0 | +| Interlock | — | 인터록 | 防呆 | 联锁（防错） | 잘못된 조작을 할 수 없게 하는 시스템 확인 규칙 | 23 | +| Interposer | — | 인터포저 | 中介層 | 中介层 | 여러 칩과 패키지 기판을 잇는 중간층 | 21 | +| Ion Implantation | — | 이온 주입 | 離子佈植 | 离子注入 | 불순물 이온을 가속해 실리콘에 쏘아 넣는 것 | 7 | +| Isotropic | — | 등방성 | 等向 | 各向同性 | 모든 방향으로 같은 속도로 진행되는 식각 | 6 | +| Killer Defect | — | 킬러 결함 | 致命缺陷 | 致命缺陷 | 칩을 불량으로 만드는 결함 | 15、16 | +| Known Good Die | KGD | 양품 다이 | 已知良好晶粒 | 已知良好裸片 | 테스트로 양품임이 확인된 다이 | 19、21 | +| Leadframe | — | 리드 프레임 | 導線架 | 引线框架 | 다이를 올리고 외부 리드를 제공하는 금속 프레임 | 20 | +| Lithography | — | 리소그래피 | 微影 | 光刻 | 빛으로 마스크 패턴을 감광액에 옮기는 공정. 대만에서는 '황광(黃光)'이라고 부른다 | 4 | +| Load Port | — | 로드 포트 | 晶圓盒裝載埠 | 晶圆盒装载口 | 장비 앞쪽에서 캐리어를 올려놓는 받침대 | 1 | +| Loading Effect | — | 로딩 효과 | 負載效應 | 负载效应 | 패턴의 조밀함에 따라 식각 속도가 달라지는 현상 | 6 | +| Lot | — | 로트 | 批 | 批 | 함께 처리되는 웨이퍼 묶음. 최대 25장 | 0 | +| Lot History | — | 이력 | 履歷 | 履历 | 웨이퍼가 거친 단계, 장비, 시각, 측정 결과의 완전한 기록 | 16、18、23 | +| Low Pressure CVD | LPCVD | 저압 CVD | 低壓化學氣相沉積 | 低压化学气相沉积 | 고온으로 에너지를 주어 품질 좋은 막을 만드는 CVD | 5 | +| Low-k Dielectric | Low-k | 저유전율 절연막 | 低介電常數材料 | 低介电常数材料 | 배선 사이의 간섭을 줄이는 절연 재료 | 10 | +| Manufacturing Execution System | MES | 제조 실행 시스템 | 製造執行系統 | 制造执行系统 | 생산 현장을 관리하고 웨이퍼의 상태와 이력을 기록하는 핵심 시스템 | 23 | +| Mask / Reticle | — | 마스크／레티클 | 光罩 | 掩模版 | 한 층의 회로 패턴을 담은 석영 판 | 4 | +| Material Review Board | MRB | 자재 심의 위원회 | 物料審查會議 | 物料审查会议 | 부적합품의 처리를 여러 부서가 함께 결정하는 회의 | 18 | +| Mature Node | — | 성숙 공정 | 成熟製程 | 成熟工艺 | 오랫동안 양산되어 비용이 낮은 공정 세대 | 14 | +| Metal-Oxide-Semiconductor Field-Effect Transistor | MOSFET | MOSFET | 金屬氧化物半導體場效電晶體 | 金属氧化物半导体场效应晶体管 | 게이트 전압으로 채널을 켜고 끄는 트랜지스터 | 2 | +| Metrology | — | 계측 | 量測 | 测量 | 막 두께나 선폭 같은 구체적인 값을 재는 것 | 15 | +| Micro Bump | — | 마이크로 범프 | 微凸塊 | 微凸块 | 칩 적층에 쓰는, 피치 수십 마이크로미터의 작은 범프 | 13、21 | +| Middle of Line | MOL | 콘택 형성 공정 | 中段製程 | 中段工艺 | 트랜지스터를 금속층에 잇는 단계 | 11 | +| Mini-environment | — | 미니 인바이런먼트 | 迷你環境 | 微环境（迷你环境） | 웨이퍼 주변의 작은 공간만 초청정으로 유지하는 설계 | 1 | +| Minimum Metal Pitch | MMP | 최소 금속 피치 | 最小金屬間距 | 最小金属间距 | 가장 조밀한 금속 배선층의 피치 | 14 | +| Moisture Sensitivity Level | MSL | 습기 민감도 등급 | 濕度敏感等級 | 湿度敏感等级 | 패키지가 습기에 얼마나 민감한지 나타내는 등급 | 20 | +| Monitor Wafer | — | 모니터 웨이퍼 | 控片 | 控片 | 장비 상태를 확인하기 위한 비제품 웨이퍼 | 3 | +| Moore's Law | — | 무어의 법칙 | 摩爾定律 | 摩尔定律 | 칩 위의 트랜지스터 수가 대략 2년마다 두 배가 되는 경향 | 2、14 | +| NAND Flash | — | NAND 플래시 | NAND 快閃記憶體 | NAND 闪存 | 전원을 꺼도 데이터가 남는 메모리 | 13、24 | +| Nanosheet | — | 나노시트 | 奈米片 | 纳米片 | GAA 트랜지스터에서 수평으로 쌓인 판 모양의 채널 | 12 | +| Native Oxide | — | 자연 산화막 | 原生氧化層 | 原生氧化层 | 실리콘 표면이 공기와 닿으면 저절로 생기는 얇은 산화막 | 5、9 | +| Notch | — | 노치 | 晶圓缺口 | 晶圆缺口 | 웨이퍼의 방향을 나타내는 가장자리의 작은 홈 | 3 | +| Optical Critical Dimension | OCD | 광학식 치수 계측 | 光學關鍵尺寸量測 | 光学关键尺寸测量 | 빛의 산란을 모델로 분석해 입체 형상을 추정하는 계측 | 15 | +| Optical Proximity Correction | OPC | 광 근접 보정 | 光學鄰近效應修正 | 光学邻近效应修正 | 결상 시 왜곡을 보정하도록 마스크 패턴을 수정하는 것 | 4 | +| Out of Control | OOC | 관리 이탈 | 超出管制界限 | 超出控制限 | 데이터가 관리 한계를 벗어난, 공정 이상의 신호 | 17 | +| Out of Control Action Plan | OCAP | 이상 대응 계획 | 異常處理計畫 | 异常处理计划 | 이상이 일어났을 때의 대응을 미리 정한 절차 | 18 | +| Out of Spec | OOS | 규격 이탈 | 超出規格 | 超出规格 | 데이터가 규격 한계를 벗어나 제품이 불합격인 것 | 17 | +| Outsourced Semiconductor Assembly and Test | OSAT | 후공정 외주 기업 | 封裝測試廠 | 封装测试厂 | 패키징과 테스트를 맡는 회사 | 0 | +| Over Etch | — | 과식각 | 過度蝕刻 | 过度刻蚀 | 종점 이후에도 조금 더 깎아 재료를 확실히 없애는 것 | 6 | +| Overhead Hoist Transport | OHT | 천장 반송 차량 | 天車 | 天车 | 천장 레일을 달리며 캐리어를 옮기는 장치 | 1 | +| Overlay | — | 오버레이 | 疊對誤差 | 套刻误差 | 위아래 두 층 패턴의 위치 어긋남 | 4 | +| Particle | — | 입자(파티클) | 微粒 | 微粒 | 웨이퍼 위의 아주 작은 입자. 가장 흔한 결함 원인 | 1、9 | +| Passivation | — | 보호막(패시베이션) | 保護層 | 钝化层 | 칩 맨 위의 절연막. 본딩 패드만 연다 | 11 | +| Photoresist | PR | 감광액 | 光阻 | 光刻胶 | 패턴을 옮기기 위한 빛에 반응하는 재료 | 4 | +| Physical Vapor Deposition | PVD | 물리 기상 증착 | 物理氣相沉積 | 物理气相沉积 | 스퍼터링 같은 물리적 방법으로 막을 입히는 것 | 5 | +| Pitch | — | 피치 | 間距 | 间距 | 반복 패턴에서 선 하나와 간격 하나를 합한 폭 | 14 | +| Plasma | — | 플라즈마 | 電漿 | 等离子体 | 이온, 전자, 반응성이 큰 조각이 섞인 들뜬 상태의 기체 | 6 | +| Plasma-Enhanced CVD | PECVD | 플라즈마 CVD | 電漿輔助化學氣相沉積 | 等离子体增强化学气相沉积 | 플라즈마로 에너지를 주어 낮은 온도에서 증착하는 CVD | 5 | +| PN Junction | — | PN 접합 | PN 接面 | PN 结 | P형 영역과 N형 영역의 경계 | 2 | +| Polysilicon | Poly | 폴리실리콘 | 多晶矽 | 多晶硅 | 방향이 다른 많은 결정립으로 이루어진 실리콘 | 3、11 | +| Post-Exposure Bake | PEB | 노광 후 베이크 | 曝後烤 | 曝光后烘烤 | 노광 후 가열해 감광액의 화학 반응을 마무리하는 것 | 4 | +| Predictive Maintenance | — | 예지 정비 | 預測性保養 | 预测性维护 | 장비 데이터로 부품 교체 시기를 예측하는 것 | 23 | +| Preventive Maintenance | PM | 예방 정비 | 預防保養 | 预防性维护 | 정기적으로 장비를 세우고 정비하는 것 | 1 | +| Probe Card | — | 프로브 카드 | 探針卡 | 探针卡 | 웨이퍼 테스트에서 다이의 패드에 닿는 탐침 묶음 | 19 | +| Prober | — | 프로버 | 針測機 | 探针台 | CP에서 탐침이 다이마다 닿도록 웨이퍼를 움직이는 장비 | 19 | +| Process Capability Index | Cpk | 공정 능력 지수 | 製程能力指標 | 过程能力指数 | 공정이 규격 안에 얼마나 여유 있게 들어가는지 나타내는 지표 | 17 | +| Process Design Kit | PDK | 공정 설계 키트 | 製程設計套件 | 工艺设计套件 | 팹이 설계자에게 제공하는 디자인 룰과 전기적 모델 | 14 | +| Process Node | — | 공정 노드 | 製程節點 | 工艺节点 | 공정 기술 한 세대의 이름 | 14 | +| Product / Process Change Notification | PCN | 제품·공정 변경 통지 | 產品／製程變更通知 | 产品／工艺变更通知 | 제품이나 공정의 변경을 고객에게 알리는 통지 | 18 | +| Queue Time | Q-Time | Q-타임 | 等待時間限制 | 等待时间限制 | 두 단계 사이에서 기다릴 수 있는 최대 시간 | 9 | +| Rapid Thermal Anneal | RTA | 급속 열처리 | 快速熱退火 | 快速热退火 | 몇 초 만에 하는 고온 어닐링 | 7 | +| Re-entrant Flow | — | 재진입 흐름 | 重複進入流程 | 重复进入流程 | 웨이퍼가 같은 종류의 장비로 여러 번 돌아오는 생산 흐름 | 11 | +| Recipe | — | 레시피 | 配方 | 配方 | 장비가 공정을 처리할 때의 조건 묶음 | 0 | +| Redistribution Layer | RDL | 재배선층 | 重佈線層 | 重布线层 | 접점을 다른 위치로 옮기는 배선층 | 21 | +| Redundancy Repair | — | 리던던시 리페어 | 修補 | 修补 | 불량 메모리 셀을 예비 회로로 바꾸는 것 | 13、19 | +| Refresh | — | 리프레시 | 刷新 | 刷新 | DRAM 데이터를 정기적으로 다시 써서 빠져나간 전하를 채우는 것 | 13、24 | +| Release | — | 해제(릴리스) | 放行 | 放行 | 홀드를 풀고 웨이퍼 생산을 계속하는 것 | 18 | +| Reliability | — | 신뢰성 | 可靠度 | 可靠性 | 정해진 사용 조건에서 칩이 얼마나 오래 정상 동작하는지 | 22 | +| Rework | — | 리워크 | 重工 | 返工 | 결과의 일부를 없애고 다시 하는 것 | 4、18 | +| Root Cause | — | 근본 원인 | 根本原因 | 根本原因 | 이상의 가장 근본적인 원인 | 18 | +| Route | — | 루트 | 流程 | 流程 | 제품이 거쳐야 하는 단계와 그 순서 | 0、11 | +| Row Hammer | — | 로우 해머 | — | 行锤效应 | DRAM의 같은 행에 반복 접근해 이웃 행의 비트가 뒤집히는 현상 | 24 | +| Run-to-Run Control | R2R | 런투런 제어 | 批次間控制 | 批次间控制 | 측정 결과를 바탕으로 다음 로트의 공정 조건을 자동 조정하는 것 | 17 | +| Sacrificial Layer | — | 희생층 | 犧牲層 | 牺牲层 | 자리를 잡기 위해 만들었다가 나중에 없애는 재료 | 12 | +| Sampling | — | 샘플링 | 抽樣 | 抽样 | 일부 로트, 웨이퍼, 위치만 재는 것 | 15 | +| Scanner | — | 노광 장비(스캐너) | 曝光機 | 曝光机 | 마스크 패턴을 축소해 웨이퍼에 투영하는 장비 | 4 | +| Scrap | — | 폐기(스크랩) | 報廢 | 报废 | 웨이퍼를 생산에서 빼서 버리는 것 | 18 | +| Scribe Line | — | 스크라이브 라인 | 切割道 | 切割道 | 다이 사이에 둔, 다이싱과 테스트 키용 영역 | 0、19 | +| Seasoning | — | 시즈닝 | 腔體調理 | 腔体调理 | 정비 후 더미를 흘려 챔버를 안정시키는 것 | 6 | +| SECS/GEM | — | SECS/GEM | 機台通訊標準 | 设备通信标准 | 장비와 공장 시스템 사이의 공통 통신 표준 | 23 | +| Seed Layer | — | 시드층 | 晶種層 | 种子层 | 도금의 출발점으로 미리 입히는 얇은 금속층 | 10 | +| Selectivity | — | 선택비 | 選擇比 | 选择比 | 대상 재료와 다른 재료의 식각 속도의 비 | 6 | +| Shallow Trench Isolation | STI | 얕은 트렌치 소자 분리 | 淺溝槽隔離 | 浅沟槽隔离 | 절연물을 채운 얕은 트렌치로 소자를 분리하는 것 | 11 | +| Sheet Resistance | Rs | 면저항 | 片電阻 | 方块电阻 | 얇은 층의 저항값. 도핑과 막 두께를 반영한다 | 7、15 | +| Short-Channel Effect | SCE | 단채널 효과 | 短通道效應 | 短沟道效应 | 채널이 너무 짧아 게이트 제어력이 떨어지고 누설이 느는 현상 | 12 | +| Silicide | — | 실리사이드 | 金屬矽化物 | 金属硅化物 | 금속과 실리콘이 반응해 생기는 저저항 화합물 | 11 | +| Silicon on Insulator | SOI | SOI | 絕緣層上覆矽 | 绝缘体上硅 | 얇은 실리콘 층 아래에 절연층을 묻은 웨이퍼 | 3 | +| SLC / MLC / TLC / QLC | — | SLC／MLC／TLC／QLC | 單層／多層／三層／四層式儲存單元 | 单级／多级／三级／四级存储单元 | 셀 하나에 각각 1, 2, 3, 4비트를 저장하는 NAND | 24 | +| Slurry | — | 슬러리 | 研磨液 | 抛光液 | CMP에 쓰는, 연마 입자와 약품이 든 액체 | 8 | +| Soft Error | — | 소프트 에러 | 軟錯誤 | 软错误 | 방사선 입자 등에 의한 일시적인 비트 오류 | 24 | +| Source | — | 소스 | 源極 | 源极 | 트랜지스터에서 전류가 흘러 들어오는 단자 | 2 | +| Spacer | — | 스페이서 | 側壁間隔物 | 栅极侧墙 | 게이트 양옆의 절연 구조 | 11 | +| Specification Limit | — | 규격 한계 | 規格界限 | 规格界限 | 제품에 요구되는 범위. 벗어나면 불합격 | 17 | +| Split Lot | — | 스플릿 로트 | 分批實驗 | 分批实验 | 한 로트를 그룹으로 나눠 조건을 바꾸는 실험 | 17 | +| Sputtering | — | 스퍼터링 | 濺鍍 | 溅射 | 타깃에 이온을 쏘아 금속막을 입히는 것 | 5 | +| Staircase | — | 계단 구조 | 階梯結構 | 阶梯结构 | 3D NAND 적층 가장자리에서 각 층에 콘택이 닿게 하는 계단 모양 구조 | 13 | +| Static Random-Access Memory | SRAM | SRAM | 靜態隨機存取記憶體 | 静态随机存储器 | 공정 밀도 비교에 자주 쓰이는 메모리 셀 | 14 | +| Statistical Process Control | SPC | 통계적 공정 관리 | 統計製程管制 | 统计过程控制 | 관리도로 공정의 안정성을 감시하는 것 | 17 | +| Stealth Dicing | — | 스텔스 다이싱 | 隱形切割 | 隐形切割 | 레이저로 웨이퍼 내부에 개질층을 만들어 다이를 떼어 내는 방법 | 20 | +| Step Coverage | — | 스텝 커버리지 | 階梯覆蓋 | 台阶覆盖率 | 울퉁불퉁한 표면을 막이 고르게 덮는 정도 | 5 | +| Stepping | — | 스테핑 | 晶片版本 | 芯片版本 | 설계 수정 후 칩의 버전 표시 | 24 | +| Stocker | — | 스토커 | 倉儲 | 晶圆盒自动存储设备 | 캐리어를 임시 보관하는 자동 창고 | 1 | +| Strained Silicon | — | 변형 실리콘 | 應變矽 | 应变硅 | 실리콘 격자를 살짝 변형시켜 전자와 정공을 빨리 움직이게 하는 기술 | 12 | +| System Level Test | SLT | 시스템 레벨 테스트 | 系統級測試 | 系统级测试 | 실제 제품과 비슷한 환경에서 칩을 테스트하는 것 | 22 | +| Target | — | 타깃 | 靶材 | 靶材 | PVD 스퍼터링에서 이온이 부딪히는 재료원 | 5 | +| Temperature Cycling | TC | 온도 사이클 시험 | 溫度循環 | 温度循环 | 고온과 저온을 반복하는 신뢰성 시험 | 22 | +| Test Key | — | 테스트 키 | 測試鍵 | 测试结构 | 스크라이브 라인에 두는 전기 측정용 테스트 구조 | 19 | +| Tester | — | 테스터 | 測試機 | 测试机 | 테스트 신호를 보내고 칩의 응답을 판정하는 장비 | 19、22 | +| Thermal Budget | — | 열 예산 | 熱預算 | 热预算 | 웨이퍼가 전체 공정에서 받는 고온의 총량 | 7 | +| Thermal Oxidation | — | 열산화 | 熱氧化 | 热氧化 | 고온에서 실리콘 표면에 산화막을 기르는 것 | 5 | +| Threshold Voltage | Vt | 문턱 전압 | 臨界電壓 | 阈值电压 | 트랜지스터를 켜는 데 필요한 최소 게이트 전압 | 2、19 | +| Through-Silicon Via | TSV | 실리콘 관통 전극 | 矽穿孔 | 硅通孔 | 칩을 수직으로 관통하는 금속 배선 | 13、21 | +| Time-Dependent Dielectric Breakdown | TDDB | 시간 의존 절연 파괴 | 時間相依介電崩潰 | 时间相关介质击穿 | 절연막이 오랫동안 전기장에 노출되어 파괴되는 현상 | 22 | +| Track-in / Track-out | — | 트랙인／트랙아웃 | 進站與出站 | 进站与出站 | 처리의 시작과 완료를 시스템에 등록하는 것 | 23 | +| Ultrapure Water | UPW | 초순수 | 超純水 | 超纯水 | 불순물이 거의 없는 세정용 물 | 1、9 | +| Underfill | — | 언더필 | 底部填充 | 底部填充胶 | 플립칩의 다이와 기판 사이에 채우는 수지 | 20 | +| Via | — | 비아 | 導通孔 | 通孔 | 위아래 두 금속층을 잇는, 금속으로 채운 구멍 | 10 | +| Virtual Metrology | VM | 가상 계측 | 虛擬量測 | 虚拟测量 | 장비의 처리 중 데이터로 계측 결과를 추정하는 것 | 23 | +| Wafer | — | 웨이퍼 | 晶圓 | 晶圆 | 칩을 만드는 둥근 실리콘 박판 | 3 | +| Wafer Acceptance Test | WAT | 웨이퍼 인수 테스트 | 晶圓允收測試 | 晶圆验收测试 | 스크라이브 라인의 테스트 키를 재서 공정 결과를 확인하는 테스트 | 19 | +| Wafer ID | — | 웨이퍼 ID | 晶圓編號 | 晶圆编号 | 웨이퍼를 추적하기 위해 레이저로 새기는 번호 | 3 | +| Wafer Map | — | 웨이퍼 맵 | 晶圓圖 | 晶圆图 | 웨이퍼 위 각 다이의 테스트 결과 분포도 | 16、19 | +| Wafer Start | — | 웨이퍼 투입 | 投片 | 投片 | 빈 웨이퍼를 생산에 투입하는 것 | 0 | +| Wafer-Level Packaging | WLP | 웨이퍼 레벨 패키지 | 晶圓級封裝 | 晶圆级封装 | 웨이퍼 위에서 직접 하는, 다이와 거의 같은 크기의 패키징 | 20 | +| Wear Leveling | — | 웨어 레벨링 | 平均抹寫 | 磨损均衡 | NAND 각 블록의 마모를 고르게 하는 펌웨어 기술 | 24 | +| Well | — | 웰 | 井 | 井 | NMOS나 PMOS를 만들기 위해 도핑한 영역 | 2、11 | +| Wet Etch | — | 습식 식각 | 濕蝕刻 | 湿法刻蚀 | 약액으로 하는 식각 | 6 | +| Wire Bonding | — | 와이어 본딩 | 打線接合 | 引线键合 | 가는 금속선으로 다이와 패키지를 잇는 것 | 20 | +| Word Line | — | 워드 라인 | 字元線 | 字线 | 메모리 어레이에서 메모리 셀을 켜고 끄는 배선 | 13 | +| Work in Process | WIP | 재공 | 在製品 | 在制品 | 아직 라인 위에 있고 완성되지 않은 웨이퍼 | 1 | +| Yield | — | 수율 | 良率 | 良率 | 만든 것 가운데 양품의 비율 | 16 | +| Yield Learning Curve | — | 수율 학습 곡선 | 良率學習曲線 | 良率学习曲线 | 새 공정의 수율이 시간에 따라 올라가는 과정 | 16 | --- diff --git a/zh-CN/0-before-you-start/00-overview/README.md b/zh-CN/0-before-you-start/00-overview/README.md new file mode 100644 index 0000000..4b92581 --- /dev/null +++ b/zh-CN/0-before-you-start/00-overview/README.md @@ -0,0 +1,147 @@ + + +# 第 0 章　半导体制造全景：一颗芯片的一生 + +> 📍 **晶圆位置** +> +> - 前一站：还没出发 +> - **本章：鸟瞰一颗芯片从设计到出货的完整旅程** +> - 下一站：走进晶圆厂，看看它怎么运行 + +--- + +## 一片晶圆的旅程 + +手机、电脑、汽车、家电，里面都有芯片。一颗指甲大小的芯片上，可能有数十亿到上千亿个晶体管，而这些晶体管全部是在一片薄薄的硅晶圆上「做」出来的。 + +半导体制造是人类最复杂的制造工作之一：一片晶圆要经过数百到上千个步骤、花上好几个月，才能变成可以使用的芯片。这本书会跟着**一片晶圆**，从它还是空白的硅片开始，一站一站走完整趟旅程。 + +本章先给你一张地图。之后每一章开头的「📍 晶圆位置」，都会告诉你晶圆现在走到地图上的哪里。 + +--- + +## 谁负责什么：半导体产业的分工 + +一颗芯片从无到有，通常由好几种公司分工完成： + +| 角色 | 做什么 | +|---|---| +| IC 设计公司（Fabless） | 设计芯片的电路，但没有自己的工厂 | +| 晶圆代工厂（Foundry） | 接受设计公司委托，在晶圆上把电路制造出来 | +| 集成器件制造商（IDM） | 从设计、制造到销售都自己来 | +| 封装测试厂（OSAT） | 把晶圆切成一颗颗芯片、封装并测试 | +| 设备与材料供应商 | 提供制造用的设备、化学品、气体、晶圆等 | + +> [!NOTE] +> **📖 名词｜晶圆代工（Foundry）** +> +> - **定义**：不设计自己的芯片产品，专门替客户制造芯片的商业模式。 +> - **现场用法**：「这个产品是客户投片进来的」，代工厂习惯把每个客户的设计称为一个产品。 +> - **相关名词**：Fabless、IDM、OSAT +> - **常见混淆**：IDM 和代工厂都有晶圆厂，差别在于 IDM 主要制造自己设计的产品，代工厂则替别人制造。 + +--- + +## 旅程地图 + +**设计 → 掩模版制作 → 投片 → 前段工艺 → 晶圆测试 → 封装 → 最终测试 → 出货** + +| 阶段 | 发生什么事 | 本书章节 | +|---|---|---| +| 设计 | 工程师用软件设计电路，最后转成每一层的图形 | [第 14 章](../../3-integration/14-process-nodes/README.md)稍有提及 | +| 掩模版制作 | 把每一层图形做成一片掩模版 | [第 4 章](../../2-process-modules/04-lithography/README.md) | +| 投片 | 空白晶圆放进工厂，正式开始生产 | [第 3 章](../../1-fundamentals/03-sand-to-wafer/README.md) | +| 前段工艺 | 在晶圆上一层一层做出晶体管和金属导线 | [第 4～18 章](../../2-process-modules/README.md) | +| 晶圆测试 | 检查晶圆上每一颗芯片的好坏 | [第 19 章](../../5-backend/19-wafer-test/README.md) | +| 封装 | 把晶圆切开，把好的芯片包装起来 | [第 20、21 章](../../5-backend/20-packaging/README.md) | +| 最终测试 | 封装后再测一次，并确保芯片能用很多年 | [第 22 章](../../5-backend/22-final-test-and-reliability/README.md) | + + + +--- + +## 前段与后段 + +半导体制造最常见的分法是**前段**和**后段**： + +- **前段**：在晶圆厂里，把电路一层一层做在晶圆上。这是本书第 2 到第 4 部的主题，也是最花时间的部分，通常要两到三个月甚至更久。 +- **后段**：把做好的晶圆测试、切割、封装成一颗颗可以焊到电路板上的芯片。 + +> [!NOTE] +> **📖 名词｜前段与后段** +> +> - **定义**：前段指晶圆制造，后段指封装与测试。 +> - **现场用法**：「他在前段做工艺」「这颗芯片卡在后段」。 +> - **相关名词**：FEOL、BEOL、封测 +> - **常见混淆**：「前段、后段」有两种意思。除了晶圆制造与封测的分法，晶圆厂内部也会把制造晶体管的步骤叫前段（FEOL），把做金属导线的步骤叫后段（BEOL），见[第 11 章](../../3-integration/11-cmos-process-flow/README.md)。听到时要看上下文判断。 + +--- + +## 晶圆、裸片与芯片 + +一片晶圆上会整齐排列很多个相同的电路，每一个电路叫做一个**裸片**（Die）。裸片之间留有窄窄的**切割道**，最后沿着切割道把晶圆切开，再把裸片封装起来，就成了我们平常看到的**芯片**（Chip）。 + +一片 300 mm 晶圆可以做出几十颗到上万颗裸片，数量取决于裸片的大小。 + + + +--- + +## 工厂里的三个基本单位 + +在晶圆厂里，有三个词几乎每天都会听到： + +| 名词 | 意思 | 比喻 | +|---|---|---| +| Lot（批） | 一起移动、一起生产的一组晶圆，最多 25 片，装在同一个晶圆盒里 | 一盒鸡蛋 | +| Route（流程） | 一个产品从头到尾要经过的所有步骤和顺序 | 食谱的步骤清单 | +| Recipe（配方） | 某个步骤在设备上要用的参数，例如温度、时间、气体流量 | 烤箱的温度与时间设定 | + +--- + +## 不断重复的循环 + +前段工艺虽然有数百到上千个步骤，但大部分都是同一组动作在反复循环： + +**铺上材料 → 用光刻定义图形 → 刻蚀或注入 → 清洗 → 测量** + +就像盖大楼一样，每一层都要经过类似的工序，然后再往上盖下一层。本书第 2 部会逐一介绍这些动作，第 3 部再把它们串成一条完整的流程。 + +> [!TIP] +> **🔧 Know-how｜芯片为什么不能说加产就加产？** +> +> - **情境**：市场对某种芯片的需求突然增加。 +> - **做法**：芯片通常要提前好几个月下单投片，工厂也要提前规划产能。 +> - **为什么**：一片晶圆从投片到出货，前段加上后段往往要三、四个月以上，而且生产线上随时都有大量还在半路上的晶圆。 +> - **没做会怎样**：需求突然增加时，就算立刻投片，也要好几个月后才拿得到芯片。这也是芯片短缺时，供货无法马上恢复的原因之一。 +> - **相关章节**：[第 1 章 晶圆厂如何运行](../../0-before-you-start/01-how-a-fab-works/README.md) + +> [!TIP] +> **🔧 Know-how｜晶圆是圆的，芯片却是方的** +> +> - **情境**：晶圆边缘只放得下不完整的裸片。 +> - **做法**：设计裸片在晶圆上的排列方式时，会尽量让一片晶圆摆进最多颗完整的裸片。 +> - **为什么**：晶圆是从圆柱状的晶棒切下来的，所以是圆的；裸片则要方形才方便排列和切割。边缘不完整的裸片不能当作产品。 +> - **没做会怎样**：浪费的面积变多，每颗芯片的成本就变高。这也是产业一直改用更大尺寸晶圆的原因之一。 +> - **相关章节**：[第 3 章 从沙子到晶圆](../../1-fundamentals/03-sand-to-wafer/README.md) + +--- + +## 本章重点 + +1. 一颗芯片要经过设计、掩模版、前段工艺、测试、封装等阶段，由不同角色分工完成。 +2. 前段在晶圆上制造电路，后段负责封装与测试；「前段、后段」也可能指晶圆厂内部的 FEOL 与 BEOL。 +3. 一片晶圆上有很多相同的裸片，切开并封装后才成为芯片。 +4. Lot、Route、Recipe 是晶圆厂最基本的三个单位。 +5. 前段工艺是「铺材料、定义图形、刻蚀或注入、清洗、测量」的反复循环。 + +--- + +## 延伸阅读 + +- Peter Van Zant，《Microchip Fabrication》，第 1 章 +- Michael Quirk、Julian Serda，《Semiconductor Manufacturing Technology》，第 1 章 + +--- + +[目录](../../README.md) ｜ [下一章：第 1 章 晶圆厂如何运行 →](../../0-before-you-start/01-how-a-fab-works/README.md) diff --git a/zh-CN/0-before-you-start/01-how-a-fab-works/README.md b/zh-CN/0-before-you-start/01-how-a-fab-works/README.md new file mode 100644 index 0000000..6111921 --- /dev/null +++ b/zh-CN/0-before-you-start/01-how-a-fab-works/README.md @@ -0,0 +1,158 @@ + + +# 第 1 章　晶圆厂如何运行：洁净室、自动搬运、设备与人 + +> 📍 **晶圆位置** +> +> - 前一站：看完整趟旅程的地图 +> - **本章：认识晶圆厂这个「场地」，以及它如何日夜运转** +> - 下一站：认识我们要制造的东西：晶体管 + +--- + +## 晶圆厂长什么样子 + +晶圆厂（Fab）从外面看像一栋巨大的方形建筑，里面大致分成上中下三层： + +- **上层**：巨大的空调与过滤系统，负责把干净的空气送下来 +- **中层**：洁净室，设备和晶圆都在这里 +- **下层**：密密麻麻的管线、真空泵和化学品供应设备，支持上面的设备 + +真正生产晶圆的洁净室，只是整栋建筑的一部分，其他空间都在「服务」它。 + + + +--- + +## 洁净室：比手术室还干净 + +芯片上的电路线宽只有几十纳米甚至更小，一颗比细菌还小的微粒落在晶圆上，就可能让整颗裸片报废。所以晶圆必须在极干净的环境中制造。 + +一般办公室的空气中，每立方英尺有数十万到上百万颗 0.5 微米以上的微粒；洁净室的关键区域则要压到个位数以下。空气从天花板的滤网往下吹，穿过有孔的地板被抽走，让微粒一直被往下带走。 + +人是洁净室最大的污染源：皮屑、头发、汗水、化妆品都会带来微粒和污染。所以进洁净室前要穿上全身包覆的无尘衣，再经过风淋室吹掉身上的灰尘。 + +> [!NOTE] +> **📖 名词｜洁净室（Cleanroom）** +> +> - **定义**：严格控制微粒、温度、湿度与气流的生产空间，正式名称是洁净室。 +> - **现场用法**：「进洁净室前记得换无尘衣」「这区是 Class 1」。 +> - **相关名词**：无尘衣、风淋室、迷你环境 +> - **常见混淆**：洁净室不是完全没有灰尘，而是依每单位体积的微粒数量分级。现场仍常用旧标准的「Class 1」「Class 10」来称呼等级，数字越小越干净。 + +现代晶圆厂还有一个重要观念：**迷你环境**。晶圆大部分时间都待在密封的晶圆盒里，只有在设备内部才会打开，而设备前端本身也是一个小型的超洁净空间。所以不需要让整个厂房都达到最高等级，只要晶圆「经过的地方」够干净就好。 + +--- + +## 晶圆怎么移动：FOUP 与自动搬运 + +在 300 mm 晶圆厂里，晶圆装在一种叫 **FOUP** 的密封盒子里移动，一盒最多 25 片。装满的 FOUP 大约有八公斤重，不适合靠人搬一整天，所以搬运交给自动化系统： + +- **天车（OHT）**：在天花板的轨道上行驶，把 FOUP 从一台设备送到另一台。 +- **仓储（Stocker）**：暂时存放还在等待的 FOUP。 +- **Load Port**：设备前方放 FOUP 的平台，设备从这里取出晶圆。 + + + +> [!NOTE] +> **📖 名词｜FOUP（Front Opening Unified Pod，前开式晶圆传送盒）** +> +> - **定义**：300 mm 晶圆厂用来装载、保护与搬运晶圆的密封盒，最多装 25 片。 +> - **现场用法**：「那个 FOUP 还在 Stocker 里，要先叫下来。」 +> - **相关名词**：Lot、OHT、Stocker、Load Port +> - **常见混淆**：FOUP 是「盒子」，Lot 是「一批晶圆」。通常一个 Lot 装在一个 FOUP 里，但两者不是同一件事，晶圆也可能换盒。 + +--- + +## 设备：工厂的主角 + +晶圆厂里有上千台设备，通常依照工艺类型分区摆放，例如黄光区（光刻）、刻蚀区、炉管区、薄膜区、离子注入区、CMP 区、湿法清洗区和测量区。 + +设备大致分成两种： + +- **单片**：一次处理一片晶圆，例如曝光机、大部分的刻蚀机。 +- **批式**：一次处理很多片晶圆，例如炉管，一次可以放进上百片。 + +设备不会一直在生产。除了正常运转和待机，它还会定期停下来做**保养**（PM，Preventive Maintenance），也可能突然**故障**（现场叫「Down 机」）。 + +> [!TIP] +> **🔧 Know-how｜保养完的设备不能马上跑产品** +> +> - **情境**：设备完成保养，零件换新、腔体清洁过。 +> - **做法**：先跑测试用的晶圆，检查微粒、膜厚、刻蚀速率等是否正常，确认合格后才开放生产。这个确认过程现场常叫「Qual」。 +> - **为什么**：保养会改变设备内部的状态，新零件和刚清洁过的腔体不一定马上稳定。 +> - **没做会怎样**：如果设备其实有问题，第一批跑进去的产品晶圆可能整批报废。 +> - **相关章节**：[第 6 章 刻蚀](../../2-process-modules/06-etching/README.md)、[第 15 章 测量与检测](../../4-yield-and-quality/15-metrology/README.md) + +--- + +## 工厂的血液：厂务系统 + +设备要运转，需要大量稳定的资源供应，这些由**厂务**负责： + +- **超纯水**：清洗晶圆用，纯度远高于饮用水，用量非常大。 +- **特殊气体与化学品**：很多具有毒性、腐蚀性或易燃性，需要专门的供应与检测系统。 +- **电力**：一次极短暂的电压不稳，就可能让正在加工的晶圆报废。 +- **排气与废水处理**：处理工艺产生的废气与废液。 +- **温湿度与振动控制**：曝光机等精密设备对环境变化非常敏感。 + +--- + +## 谁在晶圆厂里工作 + +晶圆厂 24 小时、全年无休地运转，技术员和部分工程师需要轮班。常见的职务如下： + +| 职务 | 主要工作 | +|---|---| +| 工艺工程师（PE） | 负责某一类工艺的 Recipe 与质量，处理工艺异常 | +| 设备工程师（EE） | 负责设备的保养、维修与稳定运行 | +| 工艺集成工程师（PIE） | 从整条流程看产品，协调各工艺，确保电学特性与良率达标 | +| 良率工程师（YE） | 分析良率与缺陷数据，找出良率损失的原因 | +| 制造部（MFG） | 安排生产、操作与监控设备，让晶圆准时产出 | +| 厂务工程师 | 维持水、电、气体、化学品与洁净室环境的稳定 | +| 质量保证工程师（QA） | 负责质量系统、可靠性验证与客户质量问题 | +| CIM 工程师 | 开发与维护工厂的自动化与信息系统 | + +--- + +## 工厂怎么衡量表现 + +晶圆厂最常看的三个指标： + +- **生产周期（Cycle Time）**：一批晶圆从投片到完成要花多久。 +- **良率（Yield）**：做出来的芯片有多少比例是好的。 +- **产出（Output）**：一段时间内完成多少片晶圆。 + +还有一个重要概念是**在制品**（WIP，Work in Process），也就是还在生产线上、尚未完成的晶圆。WIP 越多，每片晶圆排队等设备的时间就越长，就像车越多，高速公路越塞。 + +这么多晶圆、步骤和设备，不可能靠人记。工厂的信息系统会记录每一片晶圆走过的每一站、用了哪台设备、量到什么数据，这部分在[第 23 章](../../6-beyond-the-fab/23-fab-systems/README.md)介绍。 + +> [!TIP] +> **🔧 Know-how｜急件越多，工厂越慢** +> +> - **情境**：有些晶圆被设定为急件（Hot Lot），在每一站都可以优先使用设备。 +> - **做法**：工厂会严格限制急件的数量。 +> - **为什么**：每一批急件插队，其他晶圆就得多等一下；批式设备还可能为了急件不等凑满就开机，降低效率。 +> - **没做会怎样**：如果每批都是急件，就等于没有急件，整座工厂的生产周期反而变长。 +> - **相关章节**：[第 23 章 工厂如何被系统管理](../../6-beyond-the-fab/23-fab-systems/README.md) + +--- + +## 本章重点 + +1. 晶圆厂分成上中下三层，真正生产的洁净室需要整栋建筑的支持。 +2. 洁净室严格控制微粒，而人是最大的污染源。 +3. 晶圆装在 FOUP 里，由天车和仓储自动搬运。 +4. 设备分成单片与批式，保养后必须确认合格才能生产。 +5. 生产周期、良率和产出是工厂最重要的三个指标，WIP 越多生产周期越长。 + +--- + +## 延伸阅读 + +- Peter Van Zant，《Microchip Fabrication》，污染控制相关章节 +- Wallace J. Hopp、Mark L. Spearman，《Factory Physics》，生产周期与在制品的观念 + +--- + +[← 上一章：第 0 章 半导体制造全景](../../0-before-you-start/00-overview/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 2 章 从物理到晶体管 →](../../1-fundamentals/02-transistor-basics/README.md) diff --git a/zh-CN/0-before-you-start/README.md b/zh-CN/0-before-you-start/README.md new file mode 100644 index 0000000..a8460a3 --- /dev/null +++ b/zh-CN/0-before-you-start/README.md @@ -0,0 +1,14 @@ + + +# 第 0 部　开始之前 + +在跟着晶圆出发之前，先看一张完整的地图，再认识整趟旅程的「场地」：晶圆厂。 + +| 章节 | 你会读到 | +|---|---| +| [第 0 章　半导体制造全景](00-overview/README.md) | 一颗芯片从设计到出货的旅程，以及产业如何分工 | +| [第 1 章　晶圆厂如何运行](01-how-a-fab-works/README.md) | 洁净室、自动搬运、设备、厂务，以及工厂里的各种职务 | + +--- + +[目录](../README.md) ｜ [第 1 部　基础 →](../1-fundamentals/README.md) diff --git a/zh-CN/1-fundamentals/02-transistor-basics/README.md b/zh-CN/1-fundamentals/02-transistor-basics/README.md new file mode 100644 index 0000000..94d7680 --- /dev/null +++ b/zh-CN/1-fundamentals/02-transistor-basics/README.md @@ -0,0 +1,143 @@ + + +# 第 2 章　从物理到晶体管：认识我们要制造的东西 + +> 📍 **晶圆位置** +> +> - 前一站：认识晶圆厂这个场地 +> - **本章：认识晶圆厂要制造的东西：晶体管** +> - 下一站：准备原料，做出一片空白晶圆 + +--- + +## 先认识要做的东西 + +芯片上的电路，说穿了只有两种东西：**晶体管**和**连接晶体管的金属导线**。后面几十个章节介绍的工艺，全都是为了把这两样东西做出来。 + +本章不讲深奥的物理，只说明工艺需要的程度：晶体管长什么样子、为什么要这样做。理解了要做的东西，后面每一个工艺步骤就比较容易明白它的目的。 + +--- + +## 半导体：可以控制的导体 + +金属很容易导电，玻璃几乎不导电，**半导体**的导电能力则介于两者之间。半导体最重要的特性是：**它的导电能力可以被控制**，例如加入少量的其他元素，或是施加电压。 + +硅是最主要的半导体材料，原因包括： + +- 地球上的含量非常丰富，沙子的主要成分就是硅的氧化物。 +- 硅的表面可以长出一层稳定的二氧化硅，这是质量很好的绝缘层，工艺上非常好用。 + +--- + +## 掺杂：N 型与 P 型 + +纯硅的导电能力很差。硅原子最外层有 4 个电子，和旁边的硅原子紧紧相连。如果加入少量其他元素，情况就不同了： + +- 加入**磷**或**砷**（最外层有 5 个电子）：多出一个可以自由移动的电子，称为 **N 型**。 +- 加入**硼**（最外层有 3 个电子）：少了一个电子，留下一个空位，称为**空穴**，这种硅称为 **P 型**。 + +即使只是在几百万个硅原子中加入一个杂质原子，导电能力也会大幅改变。 + +> [!NOTE] +> **📖 名词｜掺杂（Doping）** +> +> - **定义**：刻意在半导体中加入少量特定元素，改变它的导电特性。 +> - **现场用法**：「这一区的掺杂浓度偏高」「这层是 N 型掺杂」。 +> - **相关名词**：N 型、P 型、离子注入、退火 +> - **常见混淆**：掺杂是刻意、精准控制的加入；不想要的杂质（例如金属）进入晶圆则是污染，见[第 9 章](../../2-process-modules/09-cleaning/README.md)。 + +当 P 型和 N 型区域相邻，交界处就形成 **PN 结**。PN 结让电流容易往一个方向流、很难往另一个方向流，这就是二极管的原理，也是晶体管的重要组成。 + +--- + +## MOSFET：芯片里的开关 + +现代芯片中最主要的晶体管是 **MOSFET**。它的构造可以想像成一个水闸门： + +- **源极（Source）**：电流的入口，像水源 +- **漏极（Drain）**：电流的出口，像出水口 +- **栅极（Gate）**：控制开关的闸门 +- **栅极氧化层**：栅极和硅之间一层极薄的绝缘层 +- **沟道（Channel）**：栅极下方、源极和漏极之间的区域 + +当栅极加上足够的电压，沟道就像闸门打开一样让电流通过；拿掉电压，闸门关闭，电流停止。让闸门打开所需的最低电压，叫做**阈值电压**（Vt）。 + +开与关，对应到数字世界的 1 和 0。数十亿个这样的开关组合起来，就能做运算和存储数据。 + + + +> [!NOTE] +> **📖 名词｜MOSFET（金属氧化物半导体场效应晶体管）** +> +> - **定义**：用栅极电压控制沟道导通与否的晶体管，是现代芯片最基本的器件。 +> - **现场用法**：通常简称 MOS，例如「这颗 NMOS 的 Vt 偏高」。 +> - **相关名词**：NMOS、PMOS、CMOS、阈值电压 +> - **常见混淆**：名称中的「金属、氧化物」来自早期结构。后来栅极改用多晶硅，现在又改回金属，绝缘层也不只是氧化硅，但名称一直沿用。 + +--- + +## NMOS、PMOS 与 CMOS + +MOSFET 有两种： + +- **NMOS**：靠电子导电，栅极加高电压时打开。 +- **PMOS**：靠空穴导电，栅极加低电压时打开。 + +把 NMOS 和 PMOS 成对使用，就是 **CMOS**（互补金属氧化物半导体）。CMOS 电路在不切换状态时，总有一个晶体管是关着的，所以几乎不耗电。这是 CMOS 成为现代芯片主流的原因。 + +对制造来说，CMOS 代表同一片晶圆上要同时做出两种晶体管：NMOS 做在 P 型区域（P 井），PMOS 做在 N 型区域（N 井）。这就需要多次的光刻和离子注入，分别处理不同区域，见[第 7 章](../../2-process-modules/07-ion-implantation/README.md)和[第 11 章](../../3-integration/11-cmos-process-flow/README.md)。 + +--- + +## 从晶体管到芯片 + +几个晶体管组成一个逻辑门，许多逻辑门组成运算电路，再用好几层金属导线把它们连起来，就成了一颗芯片。 + +所以晶圆厂的工作可以分成两大段：先在硅的表面做出晶体管，再在上方一层一层盖出金属导线。这就是第 0 章提到的 FEOL 与 BEOL。 + +--- + +## 微缩：越做越小 + +过去几十年，芯片上的晶体管数量大约每两年增加一倍，这个趋势被称为**摩尔定律**。晶体管越小，就能做得越快、越省电，同一面积放进更多晶体管，每个晶体管的成本也更低。 + +但晶体管缩小到一定程度后，问题就出现了：栅极越来越难完全控制沟道，关掉时仍有电流漏过去，就像水龙头关不紧。为了解决这个问题，晶体管的结构从平面走向立体，见[第 12 章](../../3-integration/12-advanced-transistors/README.md)。 + +> [!TIP] +> **🔧 Know-how｜同一个工艺，可以做出快的和省电的晶体管** +> +> - **情境**：一颗手机芯片同时需要高速运算，也需要在待机时尽量省电。 +> - **做法**：同一个工艺通常会提供几种不同 Vt 的晶体管：低 Vt 的开关快但漏电多，高 Vt 的开关慢但很省电。设计者可以在同一颗芯片上混合使用。 +> - **为什么**：不同电路的需求不同，运算核心要速度，待机电路要省电。 +> - **没做会怎样**：只能在「全部快但耗电」和「全部省电但慢」之间二选一。代价是每多一种 Vt，就要多几道光刻和注入步骤，成本也会增加。 +> - **相关章节**：[第 7 章 离子注入与热处理](../../2-process-modules/07-ion-implantation/README.md) + +> [!TIP] +> **🔧 Know-how｜工艺偏一点，电学特性就偏一点** +> +> - **情境**：栅极的线宽做得比目标小了一点。 +> - **做法**：每片晶圆完成前段工艺后，都会测量晶体管的电学特性参数，例如 Vt、导通电流和漏电流。 +> - **为什么**：线宽、氧化层厚度、掺杂浓度只要稍微改变，晶体管的电学特性就会跟着改变。电学特性参数是工艺结果最直接的「成绩单」。 +> - **没做会怎样**：工艺慢慢偏移却没有发现，最后芯片速度或耗电不符合规格，甚至到客户端才出问题。 +> - **相关章节**：[第 19 章 晶圆测试](../../5-backend/19-wafer-test/README.md) + +--- + +## 本章重点 + +1. 芯片由晶体管和金属导线组成，所有工艺都是为了做出这两样东西。 +2. 半导体的导电能力可以控制，掺杂让硅变成 N 型或 P 型。 +3. MOSFET 是用栅极电压控制的开关，阈值电压（Vt）是最重要的参数之一。 +4. CMOS 把 NMOS 和 PMOS 成对使用，非常省电，但制造时要分别处理两种区域。 +5. 晶体管越做越小，漏电等问题促使结构从平面走向立体。 + +--- + +## 延伸阅读 + +- S. M. Sze、M. K. Lee，《Semiconductor Devices: Physics and Technology》 +- Michael Quirk、Julian Serda，《Semiconductor Manufacturing Technology》，半导体材料与器件相关章节 + +--- + +[← 上一章：第 1 章 晶圆厂如何运行](../../0-before-you-start/01-how-a-fab-works/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 3 章 从沙子到晶圆 →](../../1-fundamentals/03-sand-to-wafer/README.md) diff --git a/zh-CN/1-fundamentals/03-sand-to-wafer/README.md b/zh-CN/1-fundamentals/03-sand-to-wafer/README.md new file mode 100644 index 0000000..8e25997 --- /dev/null +++ b/zh-CN/1-fundamentals/03-sand-to-wafer/README.md @@ -0,0 +1,125 @@ + + +# 第 3 章　从沙子到晶圆：一切的起点 + +> 📍 **晶圆位置** +> +> - 前一站：知道要制造的是晶体管 +> - **本章：做出一片空白的硅晶圆** +> - 下一站：投片进入晶圆厂，开始一连串的工艺模块 + +--- + +## 一切从沙子开始 + +芯片的原料是硅，而硅最常见的来源是石英砂。但从沙子到一片可以用来做芯片的晶圆，中间要经过非常严格的纯化和加工。 + +晶圆通常不是由晶圆厂自己做的，而是向专门的**晶圆供应商**购买。晶圆厂拿到的，是一片表面像镜子一样平滑、纯度极高的空白硅晶圆。 + +--- + +## 从沙子到高纯度多晶硅 + +1. **冶金级硅**：把石英砂和碳一起放进高温电弧炉，去除氧，得到纯度约 98% 到 99% 的硅。这个纯度对芯片来说还远远不够。 +2. **纯化**：让硅和氯化氢反应，变成容易挥发的含氯化合物，经过多次蒸馏去除杂质，再在高温下让它分解，沉积回固态的硅。 +3. **电子级多晶硅**：纯度可以达到 99.999999999%，也就是「11 个 9」，相当于一千亿个硅原子中，杂质不到一个。 + +这时的硅虽然很纯，但原子的排列方向是杂乱的一小块一小块，称为**多晶硅**。芯片需要的是原子排列完全整齐的**单晶硅**，所以还要再经过长晶。 + +> [!NOTE] +> **📖 名词｜单晶与多晶（Single Crystal / Polycrystalline）** +> +> - **定义**：单晶是整块材料的原子都依照同一个方向整齐排列；多晶则是由许多排列方向不同的小晶粒组成。 +> - **现场用法**：「晶圆本身是单晶硅」「这层是 Poly」，Poly 是多晶硅的简称。 +> - **相关名词**：长晶、晶棒、外延 +> - **常见混淆**：多晶硅在半导体业有两种用途，一是长晶用的原料，二是芯片里的一层薄膜，例如早期的栅极材料。两者是不同场合的同一种材料。 + +--- + +## 长晶：拉出一根完美的单晶 + +最常见的长晶方法是**直拉法**（Czochralski，简称 CZ 法）： + +1. 把多晶硅放进石英坩埚，加热到 1,400 °C 以上熔化。 +2. 把一小块单晶硅做成的**晶种**，轻轻接触熔化的硅。 +3. 一边旋转、一边非常缓慢地往上拉。硅在晶种下方凝固时，会沿着晶种的原子排列方向生长。 +4. 最后拉出一根圆柱状的单晶**晶棒**。 + +一根 300 mm 晶棒可以长达两米左右、重达数百公斤。长晶时还会在熔融的硅中加入少量硼或磷，让晶圆一开始就是 P 型或 N 型，并且有指定的电阻值。 + + + +--- + +## 从晶棒到晶圆 + +**晶棒整形 → 切片 → 研磨与倒角 → 刻蚀 → 抛光 → 清洗与检验** + +1. **晶棒整形**：切掉头尾，把外径磨成标准尺寸，并在侧面刻出标示晶格方向的记号。 +2. **切片**：用线锯把晶棒一次切成数百片。300 mm 晶圆最后的成品厚度大约是 775 微米。 +3. **研磨与倒角**：把表面磨平，并把边缘磨圆，避免边缘在后续搬运时崩裂。 +4. **刻蚀**：用化学方式去除切割和研磨时留下的表面损伤层。 +5. **抛光**：把表面抛光到像镜子一样平滑。 +6. **清洗与检验**：检查平坦度、微粒和金属污染，合格后才出货。 + +每片晶圆上还会用激光刻上一组编号（Wafer ID）。这组编号让工厂能追踪每一片晶圆走过的每一站，见[第 23 章](../../6-beyond-the-fab/23-fab-systems/README.md)。 + +> [!TIP] +> **🔧 Know-how｜晶圆边缘的小缺口** +> +> - **情境**：仔细看 300 mm 晶圆，边缘有一个很小的 V 形缺口，称为 Notch。 +> - **做法**：设备在处理晶圆前，会先找到 Notch，把晶圆转到固定的方向。 +> - **为什么**：硅晶体在不同方向上的性质不同，例如刻蚀速度和晶体管的表现都会受影响。每一层图形都必须以相同的方向对齐晶格。 +> - **没做会怎样**：晶圆方向放错，图形的方向和位置就会错，后续的对准也会失败。 +> - **相关章节**：[第 4 章 光刻](../../2-process-modules/04-lithography/README.md) + +--- + +## 晶圆尺寸 + +| 直径 | 俗称 | 常见用途 | +|---|---|---| +| 150 mm | 6 英寸 | 功率器件、化合物半导体等特殊产品 | +| 200 mm | 8 英寸 | 成熟工艺，例如模拟、功率、传感器 | +| 300 mm | 12 英寸 | 先进逻辑、存储器，以及大量成熟工艺 | + +晶圆越大，一片能做出的裸片就越多。300 mm 晶圆的面积是 200 mm 的 2.25 倍，但加工一片晶圆的成本并没有增加那么多，所以平均每颗裸片更便宜。产业也曾研究 450 mm 晶圆，但因为设备开发成本太高而没有普及。 + +--- + +## 特殊晶圆 + +除了一般的抛光晶圆，还有两种常见的特殊晶圆： + +- **外延晶圆**：在抛光晶圆表面再长一层质量更好的单晶硅，见[第 5 章](../../2-process-modules/05-thin-films/README.md)。 +- **SOI 晶圆**（绝缘体上硅）：在一层薄硅下面埋一层绝缘层，可以减少漏电，常用在射频等特殊产品。 + +> [!TIP] +> **🔧 Know-how｜工厂里很多晶圆不是产品** +> +> - **情境**：新人常发现设备里跑着没有任何电路的空白晶圆。 +> - **做法**：工厂会使用大量**控片**（Monitor Wafer）检查设备状态，例如测量膜厚或微粒；也会用**挡片**（Dummy Wafer）填满批式设备的空位。用过的控片和挡片可以研磨后回收再用，称为再生晶圆。 +> - **为什么**：不能拿产品晶圆去冒险测试设备，而批式设备需要放满晶圆，温度和气流才会均匀。 +> - **没做会怎样**：设备的问题要等到产品出事才发现，代价是整批产品报废。 +> - **相关章节**：[第 5 章 薄膜](../../2-process-modules/05-thin-films/README.md)、[第 15 章 测量与检测](../../4-yield-and-quality/15-metrology/README.md) + +--- + +## 本章重点 + +1. 晶圆的原料来自石英砂，要纯化到「11 个 9」的电子级多晶硅。 +2. 长晶把多晶硅变成原子排列整齐的单晶晶棒，最常用的是 CZ 法。 +3. 晶棒经过切片、研磨、刻蚀、抛光和检验，才成为晶圆。 +4. 晶圆越大，每颗裸片的成本越低，目前最先进的工厂使用 300 mm 晶圆。 +5. 工厂里除了产品晶圆，还有大量用来监控设备的控片和挡片。 + +--- + +## 延伸阅读 + +- Peter Van Zant，《Microchip Fabrication》，晶体生长与晶圆制备章节 +- James D. Plummer、Michael D. Deal、Peter B. Griffin，《Silicon VLSI Technology》，晶体生长章节 + +--- + +[← 上一章：第 2 章 从物理到晶体管](../../1-fundamentals/02-transistor-basics/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 4 章 光刻 →](../../2-process-modules/04-lithography/README.md) diff --git a/zh-CN/1-fundamentals/README.md b/zh-CN/1-fundamentals/README.md new file mode 100644 index 0000000..508aef6 --- /dev/null +++ b/zh-CN/1-fundamentals/README.md @@ -0,0 +1,14 @@ + + +# 第 1 部　基础 + +认识我们要制造的东西：晶体管，以及一切的起点：一片空白的硅晶圆。这一部只讲工艺需要的程度，不需要物理背景。 + +| 章节 | 你会读到 | +|---|---| +| [第 2 章　从物理到晶体管](02-transistor-basics/README.md) | 半导体、掺杂、MOSFET 与 CMOS | +| [第 3 章　从沙子到晶圆](03-sand-to-wafer/README.md) | 纯化、长晶、切片与抛光，做出一片完美的空白晶圆 | + +--- + +[← 第 0 部　开始之前](../0-before-you-start/README.md) ｜ [目录](../README.md) ｜ [第 2 部　工艺模块 →](../2-process-modules/README.md) diff --git a/zh-CN/2-process-modules/04-lithography/README.md b/zh-CN/2-process-modules/04-lithography/README.md new file mode 100644 index 0000000..461ffd9 --- /dev/null +++ b/zh-CN/2-process-modules/04-lithography/README.md @@ -0,0 +1,161 @@ + + +# 第 4 章　光刻：把电路图「印」到晶圆上 + +> 📍 **晶圆位置** +> +> - 前一站：薄膜沉积，晶圆表面已经铺好一层材料 +> - **本章：光刻，在这层材料上定义出电路图形** +> - 下一站：刻蚀，依照图形把材料挖出形状 + +--- + +## 为什么光刻这么重要 + +芯片上的电路是由几十层图形一层一层叠起来的，每一层都要经过一次光刻，决定「哪里留下材料、哪里去掉材料」。 + +光刻很像摄影： + +- **掩模版**就像底片，上面有电路图形 +- **光刻胶**就像相纸，照到光的地方会起化学变化 +- **曝光机**就像相机，把掩模版上的图形缩小投影到晶圆上 + +不同的是，光刻印出来的图形要精准到纳米等级，而且每一层都要和前一层对得刚刚好。所以光刻是整个工艺中最昂贵、最关键的步骤。 + + + +> [!NOTE] +> **📖 名词｜光刻（Lithography）** +> +> - **定义**：利用光把掩模版上的图形转移到晶圆光刻胶上的工艺。 +> - **现场用法**：光刻区使用黄色照明，现场通常直接叫「黄光」，例如「这批卡在黄光」。 +> - **相关名词**：掩模版、光刻胶、曝光机 +> - **常见混淆**：光刻只负责「定义图形」，真正把材料挖掉的是下一站的刻蚀。 + +--- + +## 光刻的三个主角 + +**掩模版（Reticle / Mask）**：一片带有电路图形的石英板。每一层电路都需要一片自己的掩模版，一个先进产品可能需要数十片。曝光机会把掩模版上的图形缩小四倍投影到晶圆上。 + +**光刻胶（Photoresist，简称 PR）**：一种对光敏感的材料。涂在晶圆上曝光后，照到光的区域化学性质会改变，再用显影液溶掉一部分，留下图形。 + +**曝光机（Scanner）**：一次曝光晶圆上的一小块区域（称为一个**曝光区**），曝完一块再移到下一块，一片晶圆要重复上百次才能曝完。 + +--- + +## 光刻的流程 + +光刻不只是「曝光」一个动作，而是一连串步骤。负责涂布和显影的设备会和曝光机直接相连，晶圆在中间自动传送。 + +**表面处理 → 涂布光刻胶 → 软烘 → 对准与曝光 → 曝光后烘烤 → 显影 → 检查** + +1. **表面处理**：让晶圆表面变得容易让光刻胶附着。 +2. **涂布光刻胶**：把光刻胶滴在晶圆中心，高速旋转让它均匀摊开。 +3. **软烘**：加热赶走光刻胶里的溶剂。 +4. **对准与曝光**：先找到前一层留下的对准标记，确定位置后再曝光。 +5. **曝光后烘烤**：加热让光刻胶的化学反应完成，温度和时间会直接影响图形尺寸。 +6. **显影**：用显影液溶掉不要的光刻胶，图形就出现了。 +7. **检查（ADI）**：测量图形的尺寸、对准程度，以及有没有缺陷。 + + + +> [!TIP] +> **🔧 Know-how｜光刻是「可以重来」的最后机会** +> +> - **情境**：检查发现图形尺寸或对准不合格。 +> - **做法**：把光刻胶全部去掉，重新涂布、曝光，这叫 **Rework**。 +> - **为什么**：这时晶圆上只多了一层光刻胶，底下的材料还没被动过。 +> - **没做会怎样**：一旦进入刻蚀，错误的图形就会永久刻进材料里，晶圆可能只能报废。所以工厂的系统会在检查不合格时自动挡下这批晶圆。 +> - **相关章节**：[第 6 章 刻蚀](../../2-process-modules/06-etching/README.md)、[第 18 章 异常处理与工程变更](../../4-yield-and-quality/18-abnormality-handling/README.md) + +--- + +## 怎么印得更小 + +想印出更细的图形，最直接的方法是**用波长更短的光**，就像用更细的笔可以写出更小的字。 + +| 光源 | 波长 | +|---|---| +| 汞灯 | 436、365 nm | +| KrF 激光（DUV） | 248 nm | +| ArF 激光（DUV） | 193 nm | +| EUV（极紫外光） | 13.5 nm | + +193 nm 用了很多年，产业在这期间也发展出各种技巧继续往下缩： + +- **浸没式光刻**：在镜头和晶圆之间加一层水，让分辨能力再提升。 +- **OPC**：光通过极小的图形时会变形，所以故意把掩模版上的图形画歪，让它印出来刚好正确。 +- **多重曝光**：一次印不出来，就拆成两次或更多次来做，代价是步骤和成本都增加。 + +--- + +## EUV：最先进的光刻 + +EUV 的波长只有 13.5 nm，可以印出极细的图形，但它非常难做：空气和玻璃都会吸收 EUV，所以整台机器的光路必须在真空中，而且不能用透镜，只能用特殊的反射镜。EUV 从研究到量产花了二十多年。 + +> [!NOTE] +> **📖 名词｜EUV（Extreme Ultraviolet，极紫外光光刻）** +> +> - **定义**：使用 13.5 nm 波长光源的光刻技术，最先进工艺的关键层都依赖它。 +> - **现场用法**：「这层是 EUV 层」代表这层图形最细、成本最高。 +> - **相关名词**：DUV（深紫外光，指 248 nm 和 193 nm 的光源）、反射式掩模版 +> - **常见混淆**：一个产品并不是每层都用 EUV，只有最关键的几层才用，其他层仍然用 DUV 以控制成本。 + +--- + +## 对准：每一层都要对得刚好 + +电路一层叠一层，例如金属线必须准确接到下面的接触点。如果某一层偏掉了，上下层就接不起来，电路会断路或短路。 + +在先进工艺中，层与层之间容许的对准误差只有几纳米，大约是几十个原子的宽度。 + +> [!NOTE] +> **📖 名词｜CD 与 Overlay** +> +> - **定义**：CD（Critical Dimension，关键尺寸）是图形最需要控制的尺寸，例如线宽；Overlay 是这一层和前一层的对准误差。 +> - **现场用法**：「CD 偏大 2 nm」「Overlay 往 X 方向偏」，这是光刻工程师最常讲的两个词。 +> - **相关名词**：ADI、对准标记 +> - **常见混淆**：CD 不等于工艺节点的「几纳米」，见[第 14 章](../../3-integration/14-process-nodes/README.md)。 + +--- + +## 常见异常 + +| 异常 | 可能原因 | 结果 | +|---|---|---| +| CD 偏大或偏小 | 曝光能量偏移、曝光后烘烤异常 | 线宽不合格 | +| 局部失焦 | 晶圆背面有颗粒把晶圆顶高 | 局部图形模糊 | +| Overlay 超规 | 设备对准误差、晶圆变形 | 上下层接不上 | +| 光刻胶缺陷 | 涂布时有气泡或颗粒 | 图形缺损 | + +> [!TIP] +> **🔧 Know-how｜为什么光刻区是黄色的？** +> +> - **情境**：第一次进晶圆厂的人，常会注意到光刻区的灯光是黄色的。 +> - **做法**：光刻区的照明会滤掉短波长的光，只留下黄光。 +> - **为什么**：光刻胶对紫外光和蓝光敏感，一般白光就足以让它起反应，黄光则几乎不会。 +> - **没做会怎样**：还没曝光的光刻胶被环境光照到，图形质量会变差。 +> - **相关章节**：[第 1 章 晶圆厂如何运行](../../0-before-you-start/01-how-a-fab-works/README.md) + +--- + +## 本章重点 + +1. 光刻负责在晶圆上定义图形，每一层电路都要经过一次。 +2. 流程包括涂布光刻胶、曝光、显影和检查，不只是曝光一个动作。 +3. 波长越短，能印的图形越细，最先进的是 EUV。 +4. CD 看尺寸、Overlay 看对准，是光刻最重要的两个指标。 +5. 光刻是唯一可以重来的关卡，一旦进入刻蚀就无法挽回。 + +--- + +## 延伸阅读 + +- Peter Van Zant，《Microchip Fabrication》，光刻相关章节 +- James D. Plummer、Michael D. Deal、Peter B. Griffin，《Silicon VLSI Technology》，光刻章节 +- Chris Mack，《Fundamental Principles of Optical Lithography》 + +--- + +[← 上一章：第 3 章 从沙子到晶圆](../../1-fundamentals/03-sand-to-wafer/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 5 章 薄膜 →](../../2-process-modules/05-thin-films/README.md) diff --git a/zh-CN/2-process-modules/05-thin-films/README.md b/zh-CN/2-process-modules/05-thin-films/README.md new file mode 100644 index 0000000..d3162b2 --- /dev/null +++ b/zh-CN/2-process-modules/05-thin-films/README.md @@ -0,0 +1,154 @@ + + +# 第 5 章　薄膜：一层一层铺上材料 + +> 📍 **晶圆位置** +> +> - 前一站：清洗，晶圆表面已经处理干净 +> - **本章：薄膜沉积，在晶圆表面铺上一层新材料** +> - 下一站：光刻，在这层材料上定义图形 + +--- + +## 为什么需要薄膜 + +芯片是由许多层不同的材料叠起来的，每一层都是一层**薄膜**，厚度从几个原子到几微米不等。这些薄膜各有用途： + +- **绝缘**：例如氧化硅、氮化硅，把导线和器件隔开 +- **导电**：例如金属和多晶硅，用来传递信号 +- **辅助工艺**：例如硬掩模、刻蚀停止层，帮助后续步骤做得更准 + +可以把薄膜想像成在蛋糕上一层一层抹上不同的馅料，只是每一层的厚度都要精准到纳米，甚至原子等级。 + +铺薄膜的方法有好几种，各有适合的材料和场合。 + +--- + +## 热氧化：让硅自己长出氧化层 + +把晶圆放进高温的**炉管**中，通入氧气或水蒸气，硅表面就会和氧反应，长出一层二氧化硅。 + +- **干氧氧化**：使用氧气，生长慢，但质量非常好。 +- **湿氧氧化**：使用水蒸气，生长快，适合需要较厚氧化层的地方。 + +热氧化的特别之处是，氧化层是「吃掉」一部分硅长出来的，所以和硅之间的界面质量特别好。炉管属于批式设备，一次可以处理上百片晶圆。 + +--- + +## CVD：用气体「长」出薄膜 + +**化学气相沉积**（CVD）是用途最广的薄膜方法：把几种气体通进腔体，让它们在晶圆表面发生化学反应，留下固态的薄膜，反应后的废气则被抽走。这有点像冬天窗户上结霜，气体在表面变成固体；不同的是，CVD 靠的是化学反应，而不只是单纯的凝结。 + +依照提供反应能量的方式，常见的 CVD 有两种： + +- **LPCVD**（低压 CVD）：靠高温提供能量，薄膜均匀、质量好，但温度高。 +- **PECVD**（等离子体增强 CVD）：用等离子体提供能量，可以在较低温度下沉积，适合已经有金属的晶圆，因为金属承受不了高温。 + +> [!NOTE] +> **📖 名词｜CVD（Chemical Vapor Deposition，化学气相沉积）** +> +> - **定义**：让气体在晶圆表面发生化学反应，形成固态薄膜的方法。 +> - **现场用法**：「这层氮化硅是 CVD 长的」，现场常把沉积薄膜说成「长膜」。 +> - **相关名词**：LPCVD、PECVD、ALD、外延 +> - **常见混淆**：CVD 是一大类方法的总称。ALD 和外延从原理上看也属于 CVD 的特殊形式，但现场通常把它们当成独立的工艺来称呼。 + +--- + +## PVD：把原子「撞」下来 + +**物理气相沉积**（PVD）最常见的形式是**溅射**：在真空腔体中，用带电的氩离子撞击一块材料（称为**靶材**），被撞出来的原子飞到晶圆上，堆积成薄膜。就像用台球去撞一堆球，被撞飞的球落到晶圆上。 + +PVD 主要用来沉积金属，例如铝、钛、氮化钛，以及铜工艺中的阻挡层和种子层，见[第 10 章](../../2-process-modules/10-metallization/README.md)。 + +--- + +## ALD：一次只铺一层原子 + +**原子层沉积**（ALD）把两种反应气体轮流通入：第一种气体会在表面铺满一层后就自动停止，抽干净后再通第二种气体与它反应。每一轮只长出大约一层原子厚的薄膜。 + +这就像铺瓷砖，一次铺一层，铺满了就自然停下来。ALD 的薄膜极度均匀，连深孔的侧壁和底部都能铺得一样厚，但速度很慢，所以只用在需要极薄、极精准的地方，例如先进晶体管的栅极绝缘层。 + +--- + +## 外延：长出延续晶格的单晶 + +**外延**是一种特殊的 CVD，新长出的薄膜会延续底下晶圆的原子排列，成为单晶。外延除了用来做外延晶圆，也用在先进晶体管中，例如交替堆叠的硅与硅锗层，见[第 12 章](../../3-integration/12-advanced-transistors/README.md)。 + +| 方法 | 原理 | 典型用途 | 特点 | +|---|---|---|---| +| 热氧化 | 硅和氧反应 | 高质量氧化层 | 质量好，需要高温 | +| CVD | 气体在表面反应 | 氧化硅、氮化硅、多晶硅、钨 | 用途最广 | +| PVD | 撞出靶材的原子 | 金属、阻挡层 | 适合金属，深孔较难覆盖 | +| ALD | 一次一层原子 | 极薄膜、栅极绝缘层 | 最均匀，但速度慢 | +| 外延 | 延续晶格生长 | 外延硅、硅锗 | 可以长出单晶 | + + + +--- + +## 薄膜要看哪些指标 + +- **膜厚**：厚度是否符合目标。 +- **均匀度**：同一片晶圆不同位置、不同晶圆之间的厚度是否一致。 +- **台阶覆盖率**：在高低不平的表面上，薄膜能不能均匀地盖住。 +- **应力**：薄膜内部的拉扯力量，太大会让晶圆翘曲或薄膜剥落。 +- **微粒**：沉积过程中有没有带进颗粒。 + +> [!NOTE] +> **📖 名词｜台阶覆盖率（Step Coverage）** +> +> - **定义**：在有沟槽或孔洞的表面上，薄膜在顶部、侧壁和底部的厚度是否一致。 +> - **现场用法**：「这个孔的覆盖不好，底部太薄。」 +> - **相关名词**：保形性（Conformality）、深宽比、空洞（Void） +> - **常见混淆**：覆盖均匀不一定是好事。要把窄沟填满时，如果侧壁同时长厚，开口可能先被封住，里面就留下空洞，所以填沟时反而希望从底部往上长。 + +> [!TIP] +> **🔧 Know-how｜清洗完要赶快进炉管** +> +> - **情境**：晶圆完成炉前清洗，正在等待进入氧化炉管。 +> - **做法**：两站之间设定等待时间上限（Q-Time），超过时间就必须重新清洗。 +> - **为什么**：清洗后的硅表面很「新鲜」，放久了会重新长出一层原生氧化层，也会吸附空气中的污染物。 +> - **没做会怎样**：长出来的氧化层质量变差，影响晶体管的电学特性和可靠性。 +> - **相关章节**：[第 9 章 清洗与污染控制](../../2-process-modules/09-cleaning/README.md) + +> [!TIP] +> **🔧 Know-how｜炉管一次决定上百片晶圆的命运** +> +> - **情境**：炉管一次处理好几批晶圆，一跑就是好几个小时。 +> - **做法**：进炉前，系统会检查同一炉的晶圆是否都在相同步骤、使用相同的 Recipe；炉内也会放几片控片，事后测量膜厚，确认这一炉的结果。 +> - **为什么**：批式设备一旦开始就无法中途修正，而且薄膜沉积通常无法重做。 +> - **没做会怎样**：只要一个设定出错，同一炉的好几批晶圆会同时受影响。 +> - **相关章节**：[第 23 章 工厂如何被系统管理](../../6-beyond-the-fab/23-fab-systems/README.md) + +--- + +## 常见异常 + +| 异常 | 可能原因 | 结果 | +|---|---|---| +| 膜厚偏厚或偏薄 | 温度、时间或气体流量偏移 | 影响电学特性与后续刻蚀 | +| 均匀度差 | 腔体内的气流或温度分布不均 | 晶圆不同位置的裸片表现不同 | +| 微粒 | 腔体内壁的沉积物剥落 | 缺陷、良率下降 | +| 薄膜剥落或龟裂 | 应力太大、附着力不足 | 结构损坏 | +| 空洞 | 填沟时开口先被封住 | 断路或可靠性问题 | + +--- + +## 本章重点 + +1. 芯片由许多层薄膜组成，分别负责绝缘、导电和辅助工艺。 +2. 热氧化让硅直接长出高质量氧化层，CVD 用气体反应沉积各种材料。 +3. PVD 主要用来沉积金属，ALD 一次一层原子，最均匀但最慢。 +4. 外延可以长出延续晶格的单晶薄膜。 +5. 膜厚、均匀度、台阶覆盖率和应力，是判断薄膜好坏的主要指标。 + +--- + +## 延伸阅读 + +- Peter Van Zant，《Microchip Fabrication》，氧化与沉积相关章节 +- Hong Xiao，《Introduction to Semiconductor Manufacturing Technology》，CVD 与 PVD 章节 + +--- + +[← 上一章：第 4 章 光刻](../../2-process-modules/04-lithography/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 6 章 刻蚀 →](../../2-process-modules/06-etching/README.md) diff --git a/zh-CN/2-process-modules/06-etching/README.md b/zh-CN/2-process-modules/06-etching/README.md new file mode 100644 index 0000000..7f6f6c9 --- /dev/null +++ b/zh-CN/2-process-modules/06-etching/README.md @@ -0,0 +1,134 @@ + + +# 第 6 章　刻蚀：照着图形把材料挖掉 + +> 📍 **晶圆位置** +> +> - 前一站：光刻，光刻胶上已经有电路图形 +> - **本章：刻蚀，照着光刻胶的图形把底下的材料挖掉** +> - 下一站：去除光刻胶、清洗，然后测量 + +--- + +## 刻蚀在做什么 + +光刻完成后，电路图形只存在于光刻胶上。**刻蚀**的任务，是把这个图形「转印」到底下的材料：被光刻胶盖住的地方受到保护，没有被盖住的地方就被去除。 + +可以想像在玻璃上贴一张镂空的贴纸，再用喷砂把没有被贴住的地方磨掉。撕掉贴纸后，图案就留在玻璃上了。光刻胶就是那张贴纸。 + +--- + +## 湿法刻蚀与干法刻蚀 + +**湿法刻蚀**是把晶圆泡在化学溶液中，让溶液溶掉材料，例如用氢氟酸溶掉氧化硅。湿法刻蚀往各个方向的速度都差不多，会从侧面往光刻胶底下「吃」进去，所以不适合做很细的图形，通常用在去除整层材料或清洗。 + +**干法刻蚀**则是用**等离子体**来刻蚀。带电的离子被电场加速，几乎垂直地撞向晶圆，所以主要往下挖，可以做出笔直的侧壁。现代芯片的细微图形，几乎都靠干法刻蚀完成。 + + + +> [!NOTE] +> **📖 名词｜各向同性与各向异性（Isotropic / Anisotropic）** +> +> - **定义**：各向同性刻蚀往各方向的速度相同；各向异性刻蚀主要往单一方向（通常是往下）进行。 +> - **现场用法**：「这道要各向异性，侧壁要直。」 +> - **相关名词**：干法刻蚀、湿法刻蚀、侧蚀、轮廓 +> - **常见混淆**：干法刻蚀不一定都是各向异性。有些干法刻蚀会刻意调成各向同性，用来从侧面去除材料，结果取决于工艺条件。 + +--- + +## 等离子体：刻蚀的工具 + +**等离子体**是气体被高能量激发后的状态，里面混合了离子、电子和非常活泼的原子团，常被称为物质的第四态。刻蚀设备在真空腔体中通入特定气体，再用射频电力把它变成等离子体，腔体里会发出微弱的光。 + +等离子体中的活泼原子团负责和材料发生化学反应，离子则负责提供方向，两者合作，才能又快又准地往下挖。 + +--- + +## 刻蚀要看哪些指标 + +- **刻蚀速率**：每分钟可以挖多深。 +- **均匀度**：晶圆上不同位置挖得是否一样。 +- **选择比**：要挖的材料和不想挖的材料，刻蚀速度差多少。 +- **轮廓**：侧壁是不是笔直，有没有往内缩或往外凸。 +- **CD 变化**：刻蚀后的线宽和光刻后相比，变了多少。 + +> [!NOTE] +> **📖 名词｜选择比（Selectivity）** +> +> - **定义**：目标材料的刻蚀速度，和其他材料刻蚀速度的比值。选择比越高，越能只挖想挖的材料。 +> - **现场用法**：「这道对氮化硅的选择比不够，停止层被吃穿了。」 +> - **相关名词**：刻蚀停止层、过度刻蚀、光刻胶消耗 +> - **常见混淆**：讲选择比时一定要说清楚是「对什么材料」。对光刻胶的选择比和对下层材料的选择比，是两个不同的数字。 + +--- + +## 怎么知道什么时候该停 + +刻蚀挖穿目标材料、碰到下一层时，等离子体中的化学成分会改变，发出的光的颜色和强度也跟着改变。设备持续监测这个光，就能判断什么时候挖到底了，这叫做**终点检测**（Endpoint Detection）。 + +到达终点后，通常还会再多刻蚀一点点，确保整片晶圆上的材料都清干净，这叫**过度刻蚀**（Over Etch）。挖不够会留下残留，挖太多则会伤到下层。 + +--- + +## 刻蚀之后 + +刻蚀完成后，先用氧等离子体把光刻胶烧掉，称为**去光刻胶**（Ashing 或 Strip），再经过清洗，接着测量线宽和缺陷，这个检查称为 **AEI**（After Etch Inspection）。 + +和光刻不同，刻蚀做坏了通常无法重来，因为材料已经被挖掉了。 + +--- + +## 越挖越深：高深宽比刻蚀 + +存储器等产品需要挖出非常深又非常窄的孔，深度可以是宽度的数十倍。孔越深，离子越难抵达底部，刻蚀速度会变慢，孔也可能变弯、扭曲，或是中段被挖得比较宽。这是目前最困难的工艺之一，见[第 13 章](../../3-integration/13-memory/README.md)。 + +> [!TIP] +> **🔧 Know-how｜清洁完的腔体要先「养」一下** +> +> - **情境**：刻蚀腔体刚做完保养，内壁被清洁得干干净净。 +> - **做法**：先跑一些挡片，让腔体内壁盖上一层稳定的沉积物，再开始跑产品。这个步骤现场叫 **Seasoning**。 +> - **为什么**：等离子体会和腔体内壁互相作用。内壁的状态不同，等离子体的成分就不同，刻蚀速率也会跟着变。 +> - **没做会怎样**：保养后的前几批晶圆刻蚀结果偏移，可能造成线宽或深度异常。 +> - **相关章节**：[第 1 章 晶圆厂如何运行](../../0-before-you-start/01-how-a-fab-works/README.md) + +> [!TIP] +> **🔧 Know-how｜同一台设备，不同腔体也要比对** +> +> - **情境**：一台刻蚀机通常有好几个腔体，同一批晶圆会分散到不同腔体处理。 +> - **做法**：工程师会定期比对各腔体的结果，让它们尽量一致，系统也会记录每片晶圆是在哪个腔体做的。 +> - **为什么**：腔体之间的微小差异，会让晶圆之间出现系统性的差异。 +> - **没做会怎样**：同一批晶圆中有几片表现特别差，却查不出原因。有腔体记录，才能找出「问题都出在同一个腔体」。 +> - **相关章节**：[第 16 章 良率与失效分析](../../4-yield-and-quality/16-yield-analysis/README.md) + +--- + +## 常见异常 + +| 异常 | 可能原因 | 结果 | +|---|---|---| +| 刻蚀不足 | 时间或功率不足、终点判断错误 | 残留材料，造成断路 | +| 过度刻蚀 | 选择比不足、时间太长 | 伤到下层材料 | +| CD 偏移 | 侧壁轮廓改变、光刻胶消耗太多 | 线宽不合格 | +| 微粒 | 腔体内壁的沉积物剥落 | 缺陷、短路 | +| 负载效应 | 图形密的地方和疏的地方刻蚀速度不同 | 同一颗裸片内深度不一致 | + +--- + +## 本章重点 + +1. 刻蚀把光刻胶上的图形转印到底下的材料上。 +2. 湿法刻蚀是各向同性的，干法刻蚀用等离子体可以做到各向异性，现代细微图形主要靠干法刻蚀。 +3. 选择比决定能不能「只挖想挖的材料」。 +4. 终点检测通过等离子体发出的光，判断什么时候该停。 +5. 刻蚀做坏通常无法重来，所以腔体状态的管理特别重要。 + +--- + +## 延伸阅读 + +- Peter Van Zant，《Microchip Fabrication》，刻蚀相关章节 +- James D. Plummer、Michael D. Deal、Peter B. Griffin，《Silicon VLSI Technology》，刻蚀章节 + +--- + +[← 上一章：第 5 章 薄膜](../../2-process-modules/05-thin-films/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 7 章 离子注入与热处理 →](../../2-process-modules/07-ion-implantation/README.md) diff --git a/zh-CN/2-process-modules/07-ion-implantation/README.md b/zh-CN/2-process-modules/07-ion-implantation/README.md new file mode 100644 index 0000000..433e9af --- /dev/null +++ b/zh-CN/2-process-modules/07-ion-implantation/README.md @@ -0,0 +1,130 @@ + + +# 第 7 章　离子注入与热处理：改变硅的电学特性 + +> 📍 **晶圆位置** +> +> - 前一站：光刻，光刻胶已经挡住不需要注入的区域 +> - **本章：离子注入与退火，在指定区域加入杂质，改变电学特性** +> - 下一站：去除光刻胶、清洗 + +--- + +## 为什么要注入 + +第 2 章提到，硅要加入少量杂质才会变成 N 型或 P 型。晶体管需要很多不同的掺杂区域，例如 N 井、P 井、源极、漏极，而且每一区的**位置、浓度和深度**都要精准控制。 + +早期的做法是把晶圆放在高温的杂质气体中，让杂质慢慢扩散进硅里，但很难精准控制。现代工艺改用**离子注入**：把杂质原子变成离子，加速后直接「射」进硅里。就像用一把能精准控制子弹数量和速度的枪，把杂质打到指定的位置和深度。 + +--- + +## 注入机怎么运行 + +**离子源 → 质量分析 → 加速 → 扫描 → 晶圆** + +1. **离子源**：把含有硼、磷或砷的气体变成带电的离子。 +2. **质量分析**：让离子通过磁场，不同重量的离子转弯的程度不同，只有需要的那一种离子能通过。 +3. **加速**：用电场把离子加速到需要的能量。 +4. **扫描**：让离子束均匀地扫过整片晶圆。 + +晶圆上有光刻胶覆盖的地方，离子会被光刻胶挡住，所以只有光刻胶开口的区域会被注入。这就是为什么注入前要先做一次光刻。 + + + +--- + +## 两个最重要的参数 + +- **剂量**（Dose）：每单位面积打进多少个原子，决定掺杂的浓度。 +- **能量**（Energy）：离子的速度有多快，决定打得多深。 + +> [!NOTE] +> **📖 名词｜剂量与能量（Dose / Energy）** +> +> - **定义**：剂量是单位面积注入的原子数量，能量是离子被加速的程度。 +> - **现场用法**：「这道的剂量是 1E15」，意思是每平方厘米注入 10 的 15 次方个原子。 +> - **相关名词**：注入角度、方块电阻、Vt 调整 +> - **常见混淆**：能量越高是打得越深，不是打进越多原子。原子的数量由剂量决定。 + +硅的晶体里有排列整齐的「隧道」。如果离子刚好沿着隧道方向射入，就会一路滑得太深，称为**沟道效应**。所以注入时通常会让晶圆稍微倾斜一个角度，避开这些隧道。 + +--- + +## 退火：修复与激活 + +离子高速撞进硅里，会把原本整齐排列的硅原子撞乱，而且刚打进去的杂质原子还没有「就定位」，无法发挥作用。所以注入之后要**退火**：把晶圆加热，让晶格修复，杂质原子也移到正确的位置，开始导电，这叫做**激活**。 + +常见的退火方式从长到短： + +- **炉管退火**：在炉管中加热数十分钟以上。 +- **快速热退火**（RTA）：用强光在几秒内把晶圆加热到高温。 +- **毫秒级退火**：用激光或闪光灯，在极短的时间内只加热晶圆表面。 + +> [!NOTE] +> **📖 名词｜退火（Anneal）** +> +> - **定义**：通过加热修复晶格损伤，并让杂质激活的工艺。 +> - **现场用法**：「注入完还要过一道 RTA。」 +> - **相关名词**：激活、扩散、热预算、RTA +> - **常见混淆**：退火不只会修复晶格，也会让杂质往外扩散。温度越高、时间越长，杂质跑得越远，所以退火永远是在「激活」和「扩散」之间取得平衡。 + +--- + +## 热预算：加热是有额度的 + +晶圆在整个工艺中经历的高温总量，称为**热预算**（Thermal Budget）。每一次高温步骤，都会让之前注入的杂质再扩散一点。对尺寸只有几十纳米的晶体管来说，杂质多跑几纳米就可能影响电学特性。 + +而且一旦晶圆上有了金属导线，温度就必须大幅降低，否则金属和周围的材料会受损。这也是工艺顺序必须仔细安排的原因之一。 + +完成注入和退火后，工厂通常会用控片测量**方块电阻**（Sheet Resistance），确认掺杂的结果是否正确。 + +> [!TIP] +> **🔧 Know-how｜注入做错，眼睛看不出来** +> +> - **情境**：一片注入错误的晶圆，外观和正确的晶圆一模一样。 +> - **做法**：注入设备的 Recipe 和参数受到特别严格的管控，系统会在开机前再次确认注入的元素、剂量和能量，设备也会实时监测剂量。 +> - **为什么**：注入的错误无法用肉眼或一般显微镜看出来，往往要等到几周后的电学特性测试才会发现，而且无法重做。 +> - **没做会怎样**：错误一路被带到工艺后段才发现，前面所有加工都白费，还可能已经影响了很多批晶圆。 +> - **相关章节**：[第 19 章 晶圆测试](../../5-backend/19-wafer-test/README.md)、[第 23 章 工厂如何被系统管理](../../6-beyond-the-fab/23-fab-systems/README.md) + +> [!TIP] +> **🔧 Know-how｜高温步骤要尽量排在前面** +> +> - **情境**：规划一个产品的完整工艺流程。 +> - **做法**：需要高温的步骤尽量安排在前面，越后面的步骤温度越低；退火也尽量使用时间最短的方式。 +> - **为什么**：杂质的扩散会累积。后面的每一次加热，都会让前面做好的掺杂区域变形。 +> - **没做会怎样**：源极和漏极的掺杂扩散得太深、太宽，晶体管的漏电变大、Vt 偏移。 +> - **相关章节**：[第 11 章 走一遍完整的 CMOS 流程](../../3-integration/11-cmos-process-flow/README.md) + +--- + +## 常见异常 + +| 异常 | 可能原因 | 结果 | +|---|---|---| +| 剂量偏移 | Recipe 设定错误、剂量测量异常 | Vt 与电阻偏移 | +| 注入错误的元素或能量 | Recipe 或气体错误 | 电学特性完全错误，通常只能报废 | +| 注入不均匀 | 离子束扫描异常 | 晶圆不同位置的电学特性不同 | +| 光刻胶阻挡不足 | 光刻胶太薄或有缺陷 | 不该注入的区域被注入 | +| 退火温度偏移 | 加热系统异常 | 激活不足或扩散过度 | + +--- + +## 本章重点 + +1. 离子注入把杂质原子加速后射进硅里，精准控制掺杂的位置、浓度和深度。 +2. 剂量决定浓度，能量决定深度。 +3. 注入会破坏晶格，必须经过退火来修复并激活杂质。 +4. 热预算有限，高温会让杂质扩散，所以工艺顺序要仔细安排。 +5. 注入错误无法用眼睛看出、也无法重做，因此管控特别严格。 + +--- + +## 延伸阅读 + +- James D. Plummer、Michael D. Deal、Peter B. Griffin，《Silicon VLSI Technology》，离子注入与扩散章节 +- Peter Van Zant，《Microchip Fabrication》，掺杂相关章节 + +--- + +[← 上一章：第 6 章 刻蚀](../../2-process-modules/06-etching/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 8 章 CMP →](../../2-process-modules/08-cmp/README.md) diff --git a/zh-CN/2-process-modules/08-cmp/README.md b/zh-CN/2-process-modules/08-cmp/README.md new file mode 100644 index 0000000..8ea27f3 --- /dev/null +++ b/zh-CN/2-process-modules/08-cmp/README.md @@ -0,0 +1,137 @@ + + +# 第 8 章　CMP：把晶圆磨平 + +> 📍 **晶圆位置** +> +> - 前一站：薄膜沉积，表面因为底下的图形而高低不平 +> - **本章：CMP，把晶圆表面磨平** +> - 下一站：清洗，然后进行下一层光刻 + +--- + +## 为什么要磨平 + +每做完一层图形再铺上薄膜，表面就会顺着底下的图形起伏。层数一多，晶圆表面就像丘陵地一样高低不平。 + +这会带来两个问题： + +- **光刻对不准焦**：第 4 章提到，图形越细，曝光时能清楚成像的焦距范围越浅。表面高低差太大，高处和低处无法同时清楚。 +- **多余的材料去不掉**：例如铜导线的做法，是先把铜铺满整片晶圆，再把沟槽外多余的铜去掉，见[第 10 章](../../2-process-modules/10-metallization/README.md)。 + +**化学机械抛光**（CMP）就是用来解决这些问题的。就像盖房子时，每一层楼板都要先抹平，才能继续往上盖。CMP 的出现，让芯片能够堆叠越来越多层金属导线。 + +--- + +## CMP 怎么运行 + +CMP 设备的主要零件： + +- **抛光垫**：贴在旋转平台上的特殊垫子。 +- **抛光液**（Slurry）：含有微小研磨颗粒和化学品的液体。 +- **抛光头**：把晶圆正面朝下压在抛光垫上，并控制不同区域的压力。 +- **修整器**：表面有钻石颗粒的圆盘，持续刮磨抛光垫，让它保持粗糙。 + +抛光时，抛光液中的化学品先让晶圆表面变软或起反应，研磨颗粒再把这层变软的材料磨掉。凸起的地方受到的压力比较大，磨得比较快，所以表面会越磨越平。 + + + +> [!NOTE] +> **📖 名词｜CMP（Chemical Mechanical Planarization，化学机械抛光）** +> +> - **定义**：结合化学反应与机械研磨，把晶圆表面磨平或去除多余材料的工艺。 +> - **现场用法**：「这层 CMP 磨过头了」，现场也常直接说「研磨」。 +> - **相关名词**：抛光液、抛光垫、Dishing、Erosion +> - **常见混淆**：CMP 不只是用砂纸磨东西，化学作用同样重要。不同材料要用不同配方的抛光液，才能磨得又快又平。 + +--- + +## CMP 用在哪里 + +| 种类 | 做什么 | 相关章节 | +|---|---|---| +| STI CMP | 隔离沟槽填入氧化硅后，把多余的氧化硅磨掉 | [第 11 章](../../3-integration/11-cmos-process-flow/README.md) | +| 介电层 CMP | 把绝缘层的表面磨平 | 本章 | +| 钨 CMP | 去除接触孔以外多余的钨 | [第 10 章](../../2-process-modules/10-metallization/README.md) | +| 铜 CMP | 去除导线以外多余的铜 | [第 10 章](../../2-process-modules/10-metallization/README.md) | + +--- + +## 磨到哪里该停 + +CMP 也需要终点检测。当抛光从一种材料磨到另一种材料时，摩擦力会改变，表面的反光也会改变，设备可以据此判断是否磨到目标。很多工艺还会在下方先铺一层比较耐磨的**停止层**，让抛光在碰到它时自然慢下来。 + +抛光垫和抛光液都是消耗品，抛光垫用久了，抛光速率会慢慢改变。工厂通常会根据前几批的测量结果，自动微调下一批的抛光时间，见[第 17 章](../../4-yield-and-quality/17-process-control/README.md)。 + +--- + +## 磨平的麻烦：碟形凹陷与侵蚀 + +CMP 并不是在任何地方都磨得一样多。软的材料比硬的材料容易磨，图形密的区域和疏的区域也磨得不一样，因此会出现两种典型的问题： + + + +> [!NOTE] +> **📖 名词｜碟形凹陷与侵蚀（Dishing / Erosion）** +> +> - **定义**：碟形凹陷是较宽的金属导线中间被磨得凹下去，像一个盘子；侵蚀是导线密集的整个区域被磨得比周围低。 +> - **现场用法**：「大面积金属的 Dishing 太严重。」 +> - **相关名词**：图形密度、填充图形、过度抛光 +> - **常见混淆**：碟形凹陷发生在「单一条宽导线」内部，侵蚀则是「一整片密集区域」一起变低，两者的原因和解法不同。 + +--- + +## 填充图形：为了磨得平 + +为了让 CMP 磨得均匀，芯片上图形太少的空旷区域，会被自动补上一些**不通电的填充图形**（Dummy Fill），让整颗芯片的图形密度尽量平均。设计芯片时也必须遵守图形密度的规则。 + +> [!TIP] +> **🔧 Know-how｜芯片里有很多不通电的图形** +> +> - **情境**：用显微镜观察芯片，会发现很多没有连到任何电路的小方块。 +> - **做法**：设计流程的最后，软件会在空旷的区域自动补上填充图形，让各区的图形密度落在规定范围内。 +> - **为什么**：CMP 的抛光速率和图形密度有关，密度不均匀，就会磨得一边高一边低。 +> - **没做会怎样**：表面不平，导致光刻失焦、导线厚度不一致，甚至金属残留造成短路。 +> - **相关章节**：[第 4 章 光刻](../../2-process-modules/04-lithography/README.md) + +> [!TIP] +> **🔧 Know-how｜CMP 之后要马上清洗** +> +> - **情境**：晶圆刚磨完，表面沾满抛光液和研磨颗粒。 +> - **做法**：CMP 设备内部通常集成了清洗模块，晶圆磨完后立刻刷洗、冲净并烘干，干干净净地离开设备，现场称为「干进干出」。 +> - **为什么**：抛光液一旦在晶圆表面干掉，颗粒会牢牢粘住，很难再洗掉。 +> - **没做会怎样**：残留的颗粒变成缺陷，影响后续的薄膜和光刻，造成良率损失。 +> - **相关章节**：[第 9 章 清洗与污染控制](../../2-process-modules/09-cleaning/README.md) + +--- + +## 常见异常 + +| 异常 | 可能原因 | 结果 | +|---|---|---| +| 磨过头或磨不够 | 抛光速率改变、终点判断错误 | 膜厚不合格 | +| 碟形凹陷与侵蚀 | 图形密度不均、过度抛光 | 导线变薄、电阻变高 | +| 刮伤 | 抛光液中有大颗粒、抛光垫异常 | 断路或短路 | +| 金属残留 | 金属没有磨干净 | 相邻导线短路 | +| 腐蚀 | 铜表面接触化学品太久 | 导线损伤 | + +--- + +## 本章重点 + +1. 层数一多表面就不平，CMP 让光刻能对准焦，也能去除多余的金属。 +2. CMP 靠化学作用让表面变软，再靠研磨颗粒把它磨掉。 +3. 摩擦力或反光的变化可以判断终点，停止层也能帮助抛光停在正确位置。 +4. 碟形凹陷和侵蚀是 CMP 的典型问题，填充图形可以让图形密度更平均。 +5. 抛光液干掉就很难清除，所以 CMP 后要立即清洗。 + +--- + +## 延伸阅读 + +- Peter Van Zant，《Microchip Fabrication》，平坦化相关章节 +- Hong Xiao，《Introduction to Semiconductor Manufacturing Technology》，CMP 章节 + +--- + +[← 上一章：第 7 章 离子注入与热处理](../../2-process-modules/07-ion-implantation/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 9 章 清洗与污染控制 →](../../2-process-modules/09-cleaning/README.md) diff --git a/zh-CN/2-process-modules/09-cleaning/README.md b/zh-CN/2-process-modules/09-cleaning/README.md new file mode 100644 index 0000000..ca830c6 --- /dev/null +++ b/zh-CN/2-process-modules/09-cleaning/README.md @@ -0,0 +1,133 @@ + + +# 第 9 章　清洗与污染控制：看不见的敌人 + +> 📍 **晶圆位置** +> +> - 前一站：几乎任何一个工艺步骤 +> - **本章：清洗，去除晶圆表面的污染** +> - 下一站：下一个工艺步骤 + +--- + +## 看不见的敌人 + +在纳米尺度下，一颗肉眼看不见的微粒、极微量的金属原子，都足以让晶体管失效。所以清洗是整个工艺中出现次数最多的步骤之一：几乎每做完一个步骤、或是开始重要步骤之前，都要清洗一次。 + +清洗看起来不起眼，却直接决定了良率。 + +--- + +## 污染有哪几种 + +| 种类 | 常见来源 | 影响 | +|---|---|---| +| 微粒 | 设备、环境、人 | 图形缺陷，造成短路或断路 | +| 金属污染 | 化学品、设备零件、人体 | 漏电，晶体管特性改变 | +| 有机物 | 光刻胶残留、人体油脂 | 薄膜附着不良 | +| 原生氧化层 | 硅表面接触空气后自然长出 | 影响接触电阻与薄膜质量 | + +其中金属污染特别麻烦。例如汗水中的钠离子，进入栅极氧化层后会到处移动，让晶体管的 Vt 漂移。这也是洁净室严格要求穿着无尘衣的原因之一。 + +--- + +## 怎么洗 + +最经典的清洗方法是 **RCA 清洗**，虽然是 1960 年代发展出来的，至今仍是很多清洗配方的基础： + +| 名称 | 主要成分 | 用途 | +|---|---|---| +| SC1 | 氨水、双氧水、水 | 去除微粒和有机物 | +| SC2 | 盐酸、双氧水、水 | 去除金属污染 | +| DHF | 稀释的氢氟酸 | 去除薄薄的氧化层 | +| SPM | 硫酸、双氧水 | 去除有机物和光刻胶 | + +> [!NOTE] +> **📖 名词｜RCA 清洗（RCA Clean）** +> +> - **定义**：以 SC1、SC2 为核心的标准晶圆清洗流程。 +> - **现场用法**：「炉管前要先过一道 RCA。」 +> - **相关名词**：SC1、SC2、DHF、炉前清洗 +> - **常见混淆**：RCA 是最早发表这套方法的实验室名称，不是某种化学品。 + +清洗的设备主要有两种： + +- **批式湿法清洗槽**：把整批晶圆依序浸入一排化学槽和清水槽，像洗车的流水线。 +- **单片清洗机**：一次处理一片晶圆，一边旋转一边喷洒化学品。控制更精准，也能避免晶圆之间互相污染，先进工艺越来越常使用。 + + + +清洗用的水是**超纯水**，几乎不含任何离子、微粒和细菌，纯度远远超过饮用水。晶圆厂每天要用掉大量的超纯水。 + +--- + +## Q-Time：清洗的效果会过期 + +清洗完的晶圆表面非常干净，但这个状态不会维持太久：表面会慢慢长出原生氧化层，也会吸附空气中的污染物。所以清洗后，必须在规定时间内进入下一个步骤。 + +> [!NOTE] +> **📖 名词｜Q-Time（Queue Time，等待时间限制）** +> +> - **定义**：两个工艺步骤之间允许等待的最长时间。 +> - **现场用法**：「这批 Q-Time 快到了，先跑它」「Q-Time 超过了，要重洗」。 +> - **相关名词**：Hold、返工、派工 +> - **常见混淆**：Q-Time 不是工艺本身花的时间，而是「两站之间可以等多久」。它也不只用在清洗，例如铜 CMP 之后到铺上覆盖层之间，同样有 Q-Time 限制。 + +工厂的系统会自动计算每一批晶圆的 Q-Time。快到期的晶圆会被优先派工；超过时间的则会被自动挡下，由工程师决定要重洗还是另作处理。 + +--- + +## 交叉污染：有些东西不能混用 + +铜在硅中扩散得非常快，只要一点点跑进晶体管所在的区域，就会造成漏电甚至失效。因此，铜工艺使用的设备、晶圆盒，甚至镊子和手套，都要和前段工艺严格分开。 + +> [!TIP] +> **🔧 Know-how｜接触过铜的东西，不能回到前段** +> +> - **情境**：晶圆进入金属导线工艺后，开始接触铜。 +> - **做法**：工厂会把设备和晶圆盒分成不同的污染等级，常用颜色或标签区分。系统也会检查晶圆盒和设备的等级是否相符，不符就禁止进设备。 +> - **为什么**：微量的铜一旦被带进前段设备，就会污染之后经过那台设备的所有晶圆。 +> - **没做会怎样**：大范围的晶圆受到铜污染，晶体管漏电，良率大幅下降，而且很难追查源头。 +> - **相关章节**：[第 10 章 金属化](../../2-process-modules/10-metallization/README.md)、[第 23 章 工厂如何被系统管理](../../6-beyond-the-fab/23-fab-systems/README.md) + +> [!TIP] +> **🔧 Know-how｜晶圆背面也要干净** +> +> - **情境**：晶圆背面沾了一颗微粒。 +> - **做法**：清洗和检查不能只顾正面，背面的微粒和污染同样要控制。 +> - **为什么**：曝光时晶圆平贴在设备上，背面的微粒会把晶圆局部顶高，造成失焦；微粒还可能留在设备上，传给下一片晶圆。 +> - **没做会怎样**：同一个位置反复出现失焦的缺陷，而且一台设备可能污染许多批晶圆。 +> - **相关章节**：[第 4 章 光刻](../../2-process-modules/04-lithography/README.md) + +--- + +## 常见异常 + +| 异常 | 可能原因 | 结果 | +|---|---|---| +| 清洗后微粒反而增加 | 化学槽变脏、过滤器失效 | 缺陷增加 | +| 水痕 | 干燥不完全 | 表面残留 | +| 金属污染 | 化学品纯度不足、零件腐蚀 | 漏电、良率下降 | +| 薄膜被吃掉太多 | 氢氟酸浓度或时间异常 | 膜厚不足 | +| 图形倒塌 | 干燥时液体的表面张力拉倒细高的结构 | 结构损坏 | + +--- + +## 本章重点 + +1. 清洗几乎出现在每个工艺步骤前后，直接决定良率。 +2. 污染分为微粒、金属、有机物和原生氧化层，各有不同的影响。 +3. RCA 清洗是经典的清洗方法，至今仍是很多配方的基础。 +4. 清洗的效果会过期，所以要用 Q-Time 管控两站之间的等待时间。 +5. 铜等污染物必须严格分区管理，避免交叉污染。 + +--- + +## 延伸阅读 + +- Karen A. Reinhardt、Werner Kern 编，《Handbook of Silicon Wafer Cleaning Technology》 +- Peter Van Zant，《Microchip Fabrication》，污染控制相关章节 + +--- + +[← 上一章：第 8 章 CMP](../../2-process-modules/08-cmp/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 10 章 金属化 →](../../2-process-modules/10-metallization/README.md) diff --git a/zh-CN/2-process-modules/10-metallization/README.md b/zh-CN/2-process-modules/10-metallization/README.md new file mode 100644 index 0000000..d345a17 --- /dev/null +++ b/zh-CN/2-process-modules/10-metallization/README.md @@ -0,0 +1,143 @@ + + +# 第 10 章　金属化：把晶体管连起来 + +> 📍 **晶圆位置** +> +> - 前一站：晶体管已经做好，完整顺序见第 11 章 +> - **本章：金属化，做出连接晶体管的金属导线** +> - 下一站：一层一层往上叠，最后铺上钝化层 + +--- + +## 把数十亿个晶体管连起来 + +晶体管做好之后，还要用金属导线把它们连成电路。一颗先进芯片上有数十亿个晶体管，一层导线根本不够用，所以导线会叠成好几层，先进芯片甚至超过十层。 + +这些导线很像城市的道路系统： + +- **下层**：又细又密，像巷弄，负责连接邻近的晶体管。 +- **中层**：较宽，像市区道路，连接不同的电路块。 +- **上层**：最粗最宽，像高速公路，负责长距离传送信号和供应电源。 + + + +--- + +## 接触孔与通孔 + +晶体管和第一层金属之间，隔着一层绝缘层。要让它们连通，先在绝缘层上挖出小孔，再填入金属，这些小孔叫做**接触孔**（Contact）。接触孔通常填的是**钨**，因为钨能用 CVD 把又小又深的孔填满，填完再用 CMP 把多余的钨磨掉。 + +金属层与金属层之间的连接孔，则叫做**通孔**（Via）。 + +> [!NOTE] +> **📖 名词｜接触孔与通孔（Contact / Via）** +> +> - **定义**：接触孔连接晶体管和第一层金属；通孔连接上下两层金属。 +> - **现场用法**：「这颗 Via 开不通」，意思是通孔没有接好，形成断路。 +> - **相关名词**：钨塞、阻挡层、Via Chain +> - **常见混淆**：两者都是「填满金属的孔」，差别在连接的位置：接触孔在晶体管上方，通孔在金属层之间。 + +--- + +## 从铝到铜 + +早期的导线使用**铝**：先用 PVD 把铝铺满整片晶圆，再用光刻和刻蚀把不要的铝去掉，留下导线。 + +1990 年代末期，产业开始改用**铜**。铜的电阻比铝低，比较不容易因为长期通电而损坏。但铜有一个大问题：很难用干法刻蚀挖出图形。于是产业改用一种完全相反的做法：**先挖沟，再填铜**。 + +--- + +## 大马士革工艺 + +这种做法的名字来自古代大马士革的镶嵌工艺：在器物表面刻出凹槽，填入金属，再把表面磨平。铜导线的做法几乎一模一样： + +**铺绝缘层 → 挖出通孔和沟槽 → 铺阻挡层与种子层 → 电镀铜 → 退火 → 铜 CMP → 铺覆盖层** + +1. **铺绝缘层**：用 CVD 铺上一层绝缘材料。 +2. **挖洞**：用光刻和刻蚀挖出通孔和导线沟槽。 +3. **阻挡层与种子层**：先铺一层极薄的阻挡层，防止铜扩散出去；再铺一层薄薄的铜，作为电镀的起点。 +4. **电镀铜**：把晶圆放进电镀液，让铜填满孔洞和沟槽。 +5. **退火**：加热让铜的结构稳定下来。 +6. **铜 CMP**：把沟槽以外多余的铜磨掉。 +7. **铺覆盖层**：在铜的表面盖上一层薄薄的覆盖层，防止铜氧化或扩散。 + +如果通孔和沟槽一起填铜，就称为**双大马士革**（Dual Damascene），可以少做一次填充和抛光。每一层金属都重复这个流程，一层一层往上盖。 + + + +> [!NOTE] +> **📖 名词｜大马士革工艺（Damascene）** +> +> - **定义**：先在绝缘层挖出沟槽，填入金属，再用 CMP 磨掉多余部分的导线制作方法。 +> - **现场用法**：「这几层是铜的双大马士革。」 +> - **相关名词**：电镀、阻挡层、种子层、铜 CMP +> - **常见混淆**：铝导线是「先铺金属再刻蚀」，铜导线是「先挖沟再填金属」，两者顺序刚好相反。 + +> [!TIP] +> **🔧 Know-how｜电镀铜要从底部往上填** +> +> - **情境**：要把又窄又深的沟槽完全填满铜。 +> - **做法**：电镀液中会加入特殊的添加剂，让孔洞底部的铜长得比开口处快，由下往上填满。 +> - **为什么**：如果开口处的铜长得比较快，开口会先被封住。 +> - **没做会怎样**：导线内部留下空洞，电阻变高，长期使用时也更容易断线。 +> - **相关章节**：[第 5 章 薄膜](../../2-process-modules/05-thin-films/README.md) + +--- + +## 低介电常数材料 + +导线之间隔着绝缘层，两条靠得很近的导线就像一个小电容，会拖慢信号、增加耗电。为了减少这个影响，先进工艺使用**低介电常数材料**（Low-k）作为导线之间的绝缘层。 + +低介电常数材料常常带有微小的孔洞，结构比较脆弱，在刻蚀、CMP 和封装时都容易受损，需要特别小心处理。 + +--- + +## 越来越细的挑战 + +导线越做越细，问题也越来越多： + +- **电阻变高**：导线太细时，阻挡层占的比例变大，电子也更容易被散射，产业正在研究以其他金属制作最细的导线。 +- **电迁移**：电流长时间流过时，会把金属原子一点一点推走，最后形成空洞而断线，见[第 22 章](../../5-backend/22-final-test-and-reliability/README.md)。 + +> [!TIP] +> **🔧 Know-how｜铜磨完之后不能放太久** +> +> - **情境**：铜 CMP 完成，晶圆表面的铜直接暴露在空气中。 +> - **做法**：CMP 到铺上覆盖层之间设有 Q-Time 限制，超过时间要由工程师判断处理方式。 +> - **为什么**：裸露的铜很容易氧化和腐蚀。 +> - **没做会怎样**：铜表面劣化，通孔的接触电阻变高，可靠性也会下降。 +> - **相关章节**：[第 9 章 清洗与污染控制](../../2-process-modules/09-cleaning/README.md) + +--- + +## 常见异常 + +| 异常 | 可能原因 | 结果 | +|---|---|---| +| 铜填充空洞 | 电镀条件异常、开口太窄 | 电阻变高、可靠性问题 | +| 铜残留 | CMP 抛光不足 | 导线短路 | +| 通孔不通 | 刻蚀不足、孔底残留 | 断路 | +| 阻挡层失效 | 阻挡层太薄或不连续 | 铜扩散，造成漏电 | +| 低介电材料损伤 | 刻蚀、CMP 或封装的应力 | 漏电、结构剥离 | + +--- + +## 本章重点 + +1. 芯片用多层金属导线连接晶体管，下层细密、上层粗宽。 +2. 接触孔连接晶体管与第一层金属，通孔连接金属层与金属层。 +3. 铜取代铝之后，导线改用「先挖沟、再填铜、再磨平」的大马士革工艺。 +4. 阻挡层防止铜扩散，低介电常数材料降低导线之间的干扰。 +5. 导线越细，电阻和电迁移的问题越严重。 + +--- + +## 延伸阅读 + +- James D. Plummer、Michael D. Deal、Peter B. Griffin，《Silicon VLSI Technology》，后段工艺章节 +- Hong Xiao，《Introduction to Semiconductor Manufacturing Technology》，金属化章节 + +--- + +[← 上一章：第 9 章 清洗与污染控制](../../2-process-modules/09-cleaning/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 11 章 走一遍完整的 CMOS 流程 →](../../3-integration/11-cmos-process-flow/README.md) diff --git a/zh-CN/2-process-modules/README.md b/zh-CN/2-process-modules/README.md new file mode 100644 index 0000000..23bacb9 --- /dev/null +++ b/zh-CN/2-process-modules/README.md @@ -0,0 +1,21 @@ + + +# 第 2 部　工艺模块 + +晶圆厂里的步骤多达数百到上千个，但大部分都是由几种基本的「工艺模块」反复组合而成。这一部逐一介绍每个模块：它在做什么、用什么设备、要看哪些指标、常出什么问题。 + +实际生产时，晶圆会在这些模块之间反复循环：铺上薄膜、光刻、刻蚀或注入、清洗、测量，然后再往上做下一层。本书从光刻开始介绍，因为它是整个循环的核心。 + +| 章节 | 你会读到 | +|---|---| +| [第 4 章　光刻](04-lithography/README.md) | 掩模版、光刻胶与曝光机，把电路图「印」到晶圆上 | +| [第 5 章　薄膜](05-thin-films/README.md) | 热氧化、CVD、PVD、ALD 与外延 | +| [第 6 章　刻蚀](06-etching/README.md) | 干法刻蚀与湿法刻蚀、等离子体、选择比与终点检测 | +| [第 7 章　离子注入与热处理](07-ion-implantation/README.md) | 剂量、能量、退火与热预算 | +| [第 8 章　CMP](08-cmp/README.md) | 把晶圆磨平：抛光液、碟形凹陷、侵蚀与填充图形 | +| [第 9 章　清洗与污染控制](09-cleaning/README.md) | RCA 清洗、Q-Time 与交叉污染 | +| [第 10 章　金属化](10-metallization/README.md) | 接触孔、铜的大马士革工艺与低介电常数材料 | + +--- + +[← 第 1 部　基础](../1-fundamentals/README.md) ｜ [目录](../README.md) ｜ [第 3 部　工艺集成 →](../3-integration/README.md) diff --git a/zh-CN/3-integration/11-cmos-process-flow/README.md b/zh-CN/3-integration/11-cmos-process-flow/README.md new file mode 100644 index 0000000..51ecd21 --- /dev/null +++ b/zh-CN/3-integration/11-cmos-process-flow/README.md @@ -0,0 +1,126 @@ + + +# 第 11 章　走一遍完整的 CMOS 流程：把模块串起来 + +> 📍 **晶圆位置** +> +> - 前一站：认识了各个工艺模块 +> - **本章：把模块串成一条完整的 CMOS 流程** +> - 下一站：看晶体管如何从平面走向立体 + +--- + +## 把零件组成整台机器 + +前面几章介绍的工艺模块，就像一块块积木。本章要把它们组起来，走一遍一颗 CMOS 芯片从空白晶圆到完成的流程。 + +这里介绍的是简化过的平面晶体管流程。真实的先进工艺步骤多出很多，但骨架是一样的。看懂这条骨架，之后看到任何工艺流程，都能大致知道每一步在做什么。 + +--- + +## 一个反复出现的循环 + +整条流程虽然很长，但大部分都是同一个循环： + +**铺上材料 → 光刻定义图形 → 刻蚀或注入 → 去光刻胶、清洗 → 测量** + +每做一次光刻，就要用到一片掩模版，称为一个**掩模版层**。整条流程可以依照目的分成三大段：FEOL、MOL 和 BEOL。 + +> [!NOTE] +> **📖 名词｜FEOL、MOL、BEOL** +> +> - **定义**：FEOL（Front End of Line）负责做出晶体管；MOL（Middle of Line）负责把晶体管接出来；BEOL（Back End of Line）负责做多层金属导线。 +> - **现场用法**：「这是 BEOL 的问题，跟 FEOL 无关。」 +> - **相关名词**：前段、后段、接触孔、金属层 +> - **常见混淆**：三段的分界在不同工厂略有不同，MOL 有时会被并入 FEOL 或 BEOL。另外要注意，这里的「前段、后段」都发生在晶圆厂内，和封装测试的「后段」不同，见[第 0 章](../../0-before-you-start/00-overview/README.md)。 + +--- + +## 第一段：FEOL，做出晶体管 + +1. **隔离**：在每个晶体管的周围挖出浅沟槽，填入氧化硅，再用 CMP 磨平，让相邻的晶体管互不干扰。 +2. **做出井**：用光刻和注入，分别做出 P 井（给 NMOS）和 N 井（给 PMOS），再退火。 +3. **做栅极**：长出一层极薄的栅极绝缘层，铺上栅极材料，再用光刻和刻蚀定义出栅极。栅极的长度是整条流程最关键的尺寸之一。 +4. **浅掺杂**：在栅极两侧做一次浅而轻的注入。 +5. **栅极侧墙**：铺上一层薄膜再全面往下刻蚀，只留下栅极两侧的一小段，称为 **Spacer**。 +6. **源极与漏极**：做一次深而重的注入。Spacer 让这次注入和栅极保持一点距离，接着退火激活。 +7. **金属硅化物**：铺上一层金属并加热，让它和源极、漏极、栅极表面的硅反应，形成电阻很低的化合物，方便后续接线。 + + + +> [!NOTE] +> **📖 名词｜STI（Shallow Trench Isolation，浅沟槽隔离）** +> +> - **定义**：在晶体管之间挖出浅沟槽并填入绝缘材料，把器件彼此隔开的结构。 +> - **现场用法**：「STI 的深度偏浅」「STI CMP 磨完要确认氮化硅的厚度」。 +> - **相关名词**：有源区（Active Area）、CMP、隔离 +> - **常见混淆**：STI 通常是流程中最早做的结构之一，虽然它不会导电，但它的形状会影响晶体管的特性和漏电。 + +### 现代栅极的做法 + +先进工艺的栅极不再使用氧化硅和多晶硅，而是改用**高介电常数绝缘层**加上**金属栅极**（HKMG）。由于金属栅极承受不了源极、漏极退火的高温，常见的做法是先用多晶硅做一个「假栅极」占住位置，等高温步骤结束后，再把它挖掉换成真正的金属栅极。这种「先做假的、再换成真的」的思维，在先进工艺中非常常见，见[第 12 章](../../3-integration/12-advanced-transistors/README.md)。 + +--- + +## 第二段：MOL，把晶体管接出来 + +在晶体管上方铺一层绝缘层，用光刻和刻蚀挖出接触孔，对准源极、漏极和栅极，再填入钨并用 CMP 磨平。这一步让晶体管有了连到外面的「插座」。 + +--- + +## 第三段：BEOL，盖出导线 + +接着用第 10 章的大马士革工艺，一层一层做出铜导线。最上面几层的导线最粗，最后铺上**钝化层**，只在**焊盘**（Pad）的位置开口，让之后的测试探针和封装引线键合可以接触到芯片。 + +完成后，晶圆就离开晶圆厂，进入测试阶段，见[第 19 章](../../5-backend/19-wafer-test/README.md)。 + +| 阶段 | 主要做什么 | 用到的模块 | +|---|---|---| +| FEOL | 隔离、井、栅极、源极与漏极 | 薄膜、光刻、刻蚀、注入、热处理、CMP | +| MOL | 接触孔 | 光刻、刻蚀、钨沉积、CMP | +| BEOL | 多层导线、钝化层、焊盘 | 薄膜、光刻、刻蚀、电镀、CMP | + +--- + +## 掩模版层数 + +一个简单的 CMOS 工艺大约需要二十层左右的掩模版；最先进的工艺加上多重曝光，掩模版层数可以达到数十层以上。每多一层，就多一轮「沉积、光刻、刻蚀、清洗、测量」，成本和生产周期都会增加。 + +> [!TIP] +> **🔧 Know-how｜用「每层掩模版几天」比较生产效率** +> +> - **情境**：要比较两个掩模版层数不同的产品，哪一个生产得比较有效率。 +> - **做法**：把生产周期除以掩模版层数，得到「平均每层掩模版花几天」，业界常用这个指标比较工厂的效率，常见水准大约在每层一到两天之间，数字越小代表效率越好。 +> - **为什么**：掩模版层数越多，步骤就越多，总天数自然越长。除以层数之后，才能公平比较。 +> - **没做会怎样**：只看总天数，会误以为层数多的产品生产效率比较差。 +> - **相关章节**：[第 1 章 晶圆厂如何运行](../../0-before-you-start/01-how-a-fab-works/README.md) + +> [!TIP] +> **🔧 Know-how｜同一台设备，晶圆会回来很多次** +> +> - **情境**：一片晶圆在整个流程中，要回到光刻区数十次。 +> - **做法**：派工时要考虑每批晶圆在流程中的位置，并让最忙碌的设备（通常是光刻）尽量不要闲置。 +> - **为什么**：刚投片的晶圆和快完成的晶圆，会抢同一批设备。这种「重复进入」的流程，是晶圆厂调度特别复杂的原因。 +> - **没做会怎样**：晶圆在瓶颈设备前大量堆积，整座工厂的生产周期变长。 +> - **相关章节**：[第 23 章 工厂如何被系统管理](../../6-beyond-the-fab/23-fab-systems/README.md) + +--- + +## 本章重点 + +1. 整条流程由「铺材料、光刻、刻蚀或注入、清洗、测量」的循环组成。 +2. FEOL 做出晶体管，MOL 把晶体管接出来，BEOL 做出多层导线。 +3. 先进工艺常用「先做假栅极、再换成金属栅极」的做法。 +4. 掩模版层数越多，成本和生产周期越高。 +5. 晶圆会反复回到同一类设备，让调度变得非常复杂。 + +--- + +## 延伸阅读 + +- James D. Plummer、Michael D. Deal、Peter B. Griffin，《Silicon VLSI Technology》，第 2 章（完整的 CMOS 流程介绍） +- Michael Quirk、Julian Serda，《Semiconductor Manufacturing Technology》，工艺集成相关章节 + +--- + +[← 上一章：第 10 章 金属化](../../2-process-modules/10-metallization/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 12 章 先进晶体管结构 →](../../3-integration/12-advanced-transistors/README.md) diff --git a/zh-CN/3-integration/12-advanced-transistors/README.md b/zh-CN/3-integration/12-advanced-transistors/README.md new file mode 100644 index 0000000..038d33d --- /dev/null +++ b/zh-CN/3-integration/12-advanced-transistors/README.md @@ -0,0 +1,125 @@ + + +# 第 12 章　先进晶体管结构：从平面到立体 + +> 📍 **晶圆位置** +> +> - 前一站：走完一条平面晶体管的 CMOS 流程 +> - **本章：晶体管结构如何从平面走向立体** +> - 下一站：看存储器的工艺 + +--- + +## 平面晶体管的极限 + +第 2 章提到，晶体管缩小到一定程度后，栅极会越来越难控制沟道。原因是在平面晶体管中，栅极只从**上方**控制沟道。当源极和漏极靠得太近，下方较深的地方就会有电流「偷偷溜过去」，即使栅极关闭也一样，就像水龙头关不紧。 + +另一个问题是栅极绝缘层。为了让栅极控制得更好，绝缘层越做越薄，最后薄到只剩几层原子，电子会直接穿过去，造成漏电。 + +产业的解法分成两条路：**换材料**和**换结构**。 + +--- + +## 换材料：应变硅与 HKMG + +- **应变硅**：把硅的晶格轻微拉开或挤压，让电子和空穴跑得更快。例如在 PMOS 的源极和漏极长入硅锗，挤压沟道。 +- **HKMG**：改用高介电常数的绝缘层，可以用比较厚的绝缘层达到同样的控制力，减少漏电；栅极也从多晶硅改回金属，见[第 11 章](../../3-integration/11-cmos-process-flow/README.md)。 + +--- + +## FinFET：让沟道站起来 + +**FinFET** 把沟道做成一片垂直竖立的薄「鳍」，栅极从**三面**包住它。控制的面积变多，漏电就大幅减少。FinFET 在 2010 年代初期进入量产，成为十多年来先进工艺的主流。 + +鳍的间距非常小，通常要用第 4 章提到的多重曝光技巧才做得出来。而且一个晶体管的驱动能力，取决于它用了几根鳍，所以设计时只能选择「一根、两根、三根」，无法任意调整。 + + + +> [!NOTE] +> **📖 名词｜FinFET（鳍式场效应晶体管）** +> +> - **定义**：沟道做成垂直鳍状、栅极从三面包覆沟道的晶体管结构。 +> - **现场用法**：「这个器件用了三根 Fin。」 +> - **相关名词**：Fin、多重曝光、GAA +> - **常见混淆**：FinFET 的名称来自形状像鱼鳍，和材料无关。 + +--- + +## GAA：栅极完全包住沟道 + +当 FinFET 也缩到极限，下一步是让栅极从**四面**完全包住沟道，称为 **GAA**（Gate-All-Around）。目前主流的 GAA 把沟道做成几片水平堆叠的薄片，称为**纳米片**（Nanosheet），在 2020 年代开始进入量产。 + +它的关键工艺大致如下： + +**交替外延硅与硅锗 → 做出鳍状结构 → 做假栅极 → 做内侧墙 → 挖掉硅锗、释放沟道 → 填入栅极材料** + +最关键的一步是「挖掉硅锗」：用选择比极高的刻蚀，只把夹在中间的硅锗层移除，留下一片片悬空的硅沟道，再用 ALD 把栅极绝缘层和金属填进片与片之间的缝隙。 + +纳米片的宽度可以调整，所以设计者不再像 FinFET 一样只能选择鳍的数量。 + +> [!NOTE] +> **📖 名词｜GAA 与纳米片（Gate-All-Around / Nanosheet）** +> +> - **定义**：GAA 是栅极完全包住沟道的晶体管结构；纳米片是目前最主流的 GAA 做法，沟道是几片水平堆叠的薄片。 +> - **现场用法**：「这一代改成 GAA，Sheet 叠了三层。」 +> - **相关名词**：硅锗、沟道释放、内侧墙 +> - **常见混淆**：GAA 是概念，纳米片是实现方式之一。还有纳米线等其他形式，名称经常被混用。 + +--- + +## 背面供电：把电源线搬到背面 + +传统上，信号线和电源线全部挤在晶圆正面的金属层中。晶体管越密集，导线就越拥挤，电源线太细还会造成电压下降。 + +**背面供电**的做法，是把电源网络搬到晶圆的背面：先把晶圆正面键合到另一片承载晶圆上，翻过来，把原本的晶圆磨到极薄，再在背面做出电源导线。这样正面就能留给信号线使用，电源也更稳定。这项技术在 2020 年代中期开始导入量产。 + +--- + +## 结构演进一览 + +| 结构 | 栅极包覆沟道 | 开始量产 | 主要工艺挑战 | +|---|---|---|---| +| 平面晶体管 | 一面 | 很早期，成熟工艺仍广泛使用 | 漏电、短沟道效应 | +| FinFET | 三面 | 2010 年代 | 鳍的形状与均匀度 | +| GAA 纳米片 | 四面 | 2020 年代 | 选择性刻蚀、内侧墙 | + +再往下走，产业正在研究把 NMOS 和 PMOS 上下叠在一起的结构，以及用新材料作为沟道。 + +> [!TIP] +> **🔧 Know-how｜先做一个假的，再换成真的** +> +> - **情境**：新人常常疑惑，为什么很多材料铺上去之后又被挖掉。 +> - **做法**：先进工艺大量使用**牺牲层**：例如先做假栅极再换成金属栅极、先长硅锗再把它挖掉，以及多重曝光中先做出、之后再移除的辅助图形。 +> - **为什么**：最终要的材料可能承受不了前面步骤的高温，或者根本无法直接做成那个形状，只好先用容易加工的材料「占位」。 +> - **没做会怎样**：很多先进结构根本做不出来。理解这个思维，就比较容易看懂复杂的工艺流程。 +> - **相关章节**：[第 4 章 光刻](../../2-process-modules/04-lithography/README.md)、[第 13 章 存储器工艺](../../3-integration/13-memory/README.md) + +> [!TIP] +> **🔧 Know-how｜结构越立体，测量越困难** +> +> - **情境**：GAA 的沟道藏在栅极里面，从上方根本看不到。 +> - **做法**：改用光学模型推算立体结构的尺寸，并定期把晶圆切开，用电子显微镜观察剖面。 +> - **为什么**：平面结构从上往下看就能量线宽，立体结构却有高度、侧壁角度、每一层的厚度要确认。 +> - **没做会怎样**：结构异常无法在工艺中被实时发现，要等到电学特性测试才知道。 +> - **相关章节**：[第 15 章 测量与检测](../../4-yield-and-quality/15-metrology/README.md) + +--- + +## 本章重点 + +1. 平面晶体管缩小后，栅极控制力不足，漏电越来越严重。 +2. 应变硅和 HKMG 从材料面改善晶体管性能。 +3. FinFET 让栅极从三面包住沟道，GAA 则从四面完全包住。 +4. 背面供电把电源线搬到晶圆背面，让正面留给信号线。 +5. 先进工艺大量使用「先做假的、再换成真的」的牺牲层做法。 + +--- + +## 延伸阅读 + +- IEEE IRDS（International Roadmap for Devices and Systems），More Moore 章节 +- IEEE IEDM（International Electron Devices Meeting）历年论文 + +--- + +[← 上一章：第 11 章 走一遍完整的 CMOS 流程](../../3-integration/11-cmos-process-flow/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 13 章 存储器工艺 →](../../3-integration/13-memory/README.md) diff --git a/zh-CN/3-integration/13-memory/README.md b/zh-CN/3-integration/13-memory/README.md new file mode 100644 index 0000000..2848a4a --- /dev/null +++ b/zh-CN/3-integration/13-memory/README.md @@ -0,0 +1,130 @@ + + +# 第 13 章　存储器工艺：DRAM、3D NAND 与 HBM + +> 📍 **晶圆位置** +> +> - 前一站：认识逻辑芯片的晶体管结构 +> - **本章：存储器的工艺：DRAM、3D NAND 与 HBM** +> - 下一站：读懂工艺的「几纳米」 + +--- + +## 存储器和逻辑芯片有什么不同 + +逻辑芯片（例如处理器）里有各式各样的电路，需要很多层金属导线，追求的是速度。存储器则是由数十亿个**完全相同的存储单元**排成巨大的阵列，追求的是**密度和每个比特的成本**。 + +一颗存储器芯片通常包含两个部分： + +- **存储阵列**：存放数据的存储单元，占芯片大部分的面积。 +- **外围电路**：负责读写、选择地址等工作的逻辑电路。 + +| 种类 | 断电后数据 | 主要用途 | 特色 | +|---|---|---|---| +| DRAM | 消失 | 电脑、手机的内存 | 速度快，但要不断刷新 | +| NAND Flash | 保留 | 固态硬盘、手机存储空间 | 容量大、成本低 | + +--- + +## DRAM：一个晶体管加一个电容 + +DRAM 的每个存储单元，由**一个晶体管和一个电容**组成：晶体管是开关，电容是一个存放电荷的小水桶，有电荷代表 1，没有代表 0。 + +这个水桶会慢慢漏水，所以 DRAM 必须定期把数据读出来再写回去，称为**刷新**（Refresh），见[第 24 章](../../6-beyond-the-fab/24-process-and-firmware/README.md)。 + +DRAM 工艺最大的挑战在电容。单元的面积越来越小，但电容仍然要存得下足够的电荷，所以只能往上长：现代 DRAM 的电容是高度为宽度数十倍的细长圆柱，像一根根摩天大楼。要挖出和填满这么深的结构，需要极高深宽比的刻蚀和沉积。 + +为了节省面积，DRAM 的晶体管栅极也被埋进硅里，称为**埋入式字线**。 + + + +> [!NOTE] +> **📖 名词｜DRAM（Dynamic Random Access Memory，动态随机存储器）** +> +> - **定义**：以电容存储电荷来记录数据的存储器，速度快，但需要定期刷新，断电后数据会消失。 +> - **现场用法**：「这一代 DRAM 是 1β。」 +> - **相关名词**：1T1C、电容、字线、位线、刷新 +> - **常见混淆**：DRAM 的世代用 1x、1y、1z、1α、1β、1γ 等代号命名，代表都属于 10 纳米级，和逻辑工艺的「几纳米」不能直接比较，见[第 14 章](../../3-integration/14-process-nodes/README.md)。 + +--- + +## 3D NAND：往上盖大楼 + +NAND Flash 把电荷存放在一层特殊的存储层中，断电后电荷仍然留着，所以数据不会消失。 + +早期的 NAND 是平面的，缩小到一定程度后，每个单元能存的电子太少，相邻单元也会互相干扰。于是产业改变思路：**不再缩小，而是往上叠**，这就是 **3D NAND**。它的主要流程如下： + +**交替堆叠氧化层与氮化层 → 挖出沟道孔 → 铺上存储层与沟道 → 做出阶梯 → 把氮化层换成金属** + +1. **堆叠**：交替铺上氧化层和氮化层，叠成数百层。 +2. **沟道孔**：一口气挖穿整个堆叠，孔又深又窄，常常要分成几段来挖再接起来。 +3. **存储层与沟道**：沿着孔壁依序铺上存储层和沟道材料。 +4. **阶梯**：把堆叠的边缘做成一阶一阶的形状，让上方的接触孔能分别接到每一层。 +5. **字线置换**：把氮化层挖掉，换成金属，成为控制每一层存储单元的字线。 + +很多 3D NAND 还会把外围电路做在存储阵列的**正下方**，进一步节省面积。 + + + +> [!NOTE] +> **📖 名词｜3D NAND** +> +> - **定义**：把存储单元沿着垂直方向堆叠的 NAND Flash，靠增加层数提高容量。 +> - **现场用法**：「这一代又多叠了好几十层。」 +> - **相关名词**：沟道孔、阶梯、字线置换、高深宽比刻蚀 +> - **常见混淆**：层数不是唯一的指标。每个单元存几个比特、单元的大小、外围电路的位置，都会影响实际的容量密度和成本。 + +> [!TIP] +> **🔧 Know-how｜叠得越高，晶圆越容易弯** +> +> - **情境**：3D NAND 要在晶圆上堆叠数百层薄膜。 +> - **做法**：仔细调整每一层薄膜的应力，让拉力和压力互相抵销，并持续测量晶圆的弯曲程度，必要时在晶圆背面铺上补偿用的薄膜。 +> - **为什么**：每一层薄膜都有一点应力，数百层累积起来，就足以让整片晶圆翘曲。 +> - **没做会怎样**：晶圆无法平贴在曝光机上，造成对准误差；严重时机械臂甚至无法正常取放晶圆。 +> - **相关章节**：[第 5 章 薄膜](../../2-process-modules/05-thin-films/README.md) + +--- + +## HBM：把 DRAM 叠起来 + +人工智能运算需要在处理器和存储器之间搬运大量数据。**HBM**（High Bandwidth Memory，高带宽存储器）把多颗 DRAM 芯片垂直叠在一起，紧贴在处理器旁边，让数据传输的带宽大幅提升。 + +叠起来的 DRAM 芯片之间，靠穿过芯片的垂直导线连接，称为 **TSV**。制作 HBM 的主要步骤包括：做出 TSV、把晶圆磨薄到只剩几十微米、做出微小的凸块，再把 8 颗、12 颗甚至更多芯片叠起来键合。HBM 和处理器的集成方式，见[第 21 章](../../5-backend/21-advanced-packaging/README.md)。 + +> [!NOTE] +> **📖 名词｜TSV（Through-Silicon Via，硅通孔）** +> +> - **定义**：垂直贯穿整颗芯片、填满金属的导线，让上下叠在一起的芯片可以直接连通。 +> - **现场用法**：「TSV 的孔太深，铜没有填满。」 +> - **相关名词**：HBM、晶圆薄化、微凸块、3D 堆叠 +> - **常见混淆**：TSV 和芯片内部的通孔（Via）不同。Via 只连接芯片内相邻的金属层，TSV 则贯穿整个硅基板。 + +> [!TIP] +> **🔧 Know-how｜存储器里藏着备用电路** +> +> - **情境**：一颗存储器有数十亿个存储单元，几乎不可能每个都完美。 +> - **做法**：设计时预留备用的行与列。测试时找到坏掉的单元，就用熔丝把它切换到备用电路上，称为**修补**（Repair）。 +> - **为什么**：只要坏掉的数量在可修补范围内，整颗芯片就能「救回来」。 +> - **没做会怎样**：只要有一个单元坏掉，整颗芯片就得报废，存储器的良率会低到无法接受。 +> - **相关章节**：[第 19 章 晶圆测试](../../5-backend/19-wafer-test/README.md) + +--- + +## 本章重点 + +1. 存储器由大量相同的存储单元组成，追求密度和每个比特的成本。 +2. DRAM 用一个晶体管加一个电容存放数据，电容必须做成又细又高的结构。 +3. 3D NAND 不再缩小单元，而是把存储单元往上堆叠到数百层。 +4. HBM 用 TSV 把多颗 DRAM 叠在一起，提供极高的带宽。 +5. 存储器靠备用电路修补坏掉的单元，提高良率。 + +--- + +## 延伸阅读 + +- Rino Micheloni、Luca Crippa、Alessia Marelli，《Inside NAND Flash Memories》 +- Bruce Jacob、Spencer W. Ng、David T. Wang，《Memory Systems: Cache, DRAM, Disk》 + +--- + +[← 上一章：第 12 章 先进晶体管结构](../../3-integration/12-advanced-transistors/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 14 章 「几纳米」是什么意思 →](../../3-integration/14-process-nodes/README.md) diff --git a/zh-CN/3-integration/14-process-nodes/README.md b/zh-CN/3-integration/14-process-nodes/README.md new file mode 100644 index 0000000..9da92ab --- /dev/null +++ b/zh-CN/3-integration/14-process-nodes/README.md @@ -0,0 +1,117 @@ + + +# 第 14 章　「几纳米」是什么意思：读懂工艺节点 + +> 📍 **晶圆位置** +> +> - 前一站：认识了逻辑和存储器的各种结构 +> - **本章：读懂新闻里常听到的「几纳米工艺」** +> - 下一站：进入质量与良率的世界 + +--- + +## 「3 纳米」里没有 3 纳米 + +新闻常说某颗芯片使用「3 纳米工艺」，很多人以为芯片上有某个东西只有 3 纳米宽。事实上，在 3 纳米世代的芯片上，晶体管栅极之间的距离大约是四、五十纳米，找不到任何一个结构是 3 纳米。 + +「几纳米」其实是一个**世代的名称**，而不是实际的尺寸。 + +--- + +## 名称的由来 + +在半导体发展的早期，节点名称大致等于晶体管栅极的长度，或是最密集线路的宽度，名称和实际尺寸是对得上的。 + +产业习惯每一代把尺寸缩小到大约 0.7 倍。长和宽都乘以 0.7，面积就变成大约一半，同样面积可以放进两倍的晶体管。所以节点名称一路沿着 180、130、90、65、45、32、22、14、10、7、5、3 纳米这样的数列往下走，中间还穿插了 40、28、20、16 纳米等「半世代」节点。 + +后来晶体管的结构越来越复杂，实际尺寸的缩小速度跟不上名称，两者就逐渐脱钩了。近年也有公司改用「埃」（Å，0.1 纳米）来命名新世代，同样只是世代代号。 + +> [!NOTE] +> **📖 名词｜工艺节点（Process Node / Technology Node）** +> +> - **定义**：代表某一代工艺技术的名称，通常以「几纳米」表示。 +> - **现场用法**：「这个产品要从 7 纳米移到 5 纳米。」 +> - **相关名词**：微缩、摩尔定律、晶体管密度 +> - **常见混淆**：节点名称是世代代号，不是芯片上任何结构的实际尺寸，也和光刻测量的 CD 是不同的东西。 + +--- + +## 真正该看的尺寸 + +要比较两个工艺，比较有意义的是以下几个数字： + +- **栅极间距**（CPP，Contacted Poly Pitch）：相邻两个栅极之间的距离。 +- **最小金属间距**（MMP，Minimum Metal Pitch）：最密集那层金属导线的间距。 +- **晶体管密度**：每平方毫米能放进多少个晶体管，常用「百万个晶体管／平方毫米」表示。 +- **SRAM 单元面积**：一个 SRAM 存储单元的大小，常被拿来当作密度的参考。 + + + +> [!NOTE] +> **📖 名词｜间距（Pitch）** +> +> - **定义**：重复排列的图形中，一条线加上一个间隔的总宽度。 +> - **现场用法**：「这层的 Pitch 太小，一次曝光做不出来。」 +> - **相关名词**：CPP、MMP、半间距、CD +> - **常见混淆**：Pitch 是「线宽加间隔」，CD 通常只指线宽本身。Pitch 的一半称为半间距。 + +--- + +## 为什么不同公司的「几纳米」不能直接比 + +节点名称没有统一的标准，每家公司都用自己的方式命名。名称相同的工艺，密度可能差很多；名称数字较大的工艺，密度也可能反而更高。 + +另外，同一个世代通常会推出好几个版本，例如性能加强版、低功耗版、低成本版，彼此的特性也不完全相同。 + +--- + +## 微缩不只靠工艺 + +近年的微缩，很大一部分来自**设计与工艺协同优化**（DTCO）。例如重新设计标准单元的排列方式、减少每个单元需要的金属布线轨道数，在工艺尺寸没有缩小太多的情况下，也能让芯片面积变小。 + +晶圆厂会提供设计者一套数据，包括必须遵守的**设计规则**和晶体管的电学特性模型，称为 **PDK**（Process Design Kit）。设计者依照 PDK 设计，才能确保芯片做得出来，而且符合预期。 + +> [!TIP] +> **🔧 Know-how｜比较工艺时，看密度和间距，不看名字** +> +> - **情境**：新闻说某家的「N 纳米」打败另一家的「M 纳米」。 +> - **做法**：比较晶体管密度、栅极间距、金属间距、SRAM 面积，以及在相同条件下的性能与功耗。 +> - **为什么**：节点名称没有统一定义，只看数字容易被误导。 +> - **没做会怎样**：得出错误的结论，例如以为数字小的工艺一定比较密、比较好。 +> - **相关章节**：[第 12 章 先进晶体管结构](../../3-integration/12-advanced-transistors/README.md) + +--- + +## 成熟工艺一样重要 + +最先进的工艺虽然最受瞩目，但世界上大量的芯片仍然使用二十多纳米以上的**成熟工艺**，例如汽车电子、电源管理、微控制器、传感器和显示器驱动芯片。 + +> [!TIP] +> **🔧 Know-how｜不是每颗芯片都需要最先进的工艺** +> +> - **情境**：一个新产品要决定使用哪一代工艺。 +> - **做法**：依照性能需求、成本、产量、模拟或高电压的需求来选择，而不是一味追求最新世代。 +> - **为什么**：先进工艺的掩模版和设计成本非常高，只有销量大、对性能要求高的产品才划算。很多模拟和高电压电路在成熟工艺上反而表现更好，可靠性也经过长期验证。 +> - **没做会怎样**：产品成本过高而失去竞争力，或者无法满足模拟、耐压与可靠性的需求。 +> - **相关章节**：[第 22 章 最终测试与可靠性](../../5-backend/22-final-test-and-reliability/README.md) + +--- + +## 本章重点 + +1. 「几纳米」是世代名称，不是芯片上任何结构的实际尺寸。 +2. 早期节点名称对应实际尺寸，后来逐渐脱钩。 +3. 比较工艺应该看栅极间距、金属间距、晶体管密度和 SRAM 面积。 +4. 微缩也靠设计与工艺协同优化，PDK 是两者之间的桥梁。 +5. 成熟工艺仍然支撑着大量的芯片产品。 + +--- + +## 延伸阅读 + +- IEEE IRDS（International Roadmap for Devices and Systems），More Moore 章节 +- WikiChip 网站的技术节点相关页面 + +--- + +[← 上一章：第 13 章 存储器工艺](../../3-integration/13-memory/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 15 章 测量与检测 →](../../4-yield-and-quality/15-metrology/README.md) diff --git a/zh-CN/3-integration/README.md b/zh-CN/3-integration/README.md new file mode 100644 index 0000000..e3058d3 --- /dev/null +++ b/zh-CN/3-integration/README.md @@ -0,0 +1,16 @@ + + +# 第 3 部　工艺集成 + +把第 2 部的模块串成一条完整的流程，看晶体管如何从平面走向立体，以及同样的模块如何做出存储器。最后读懂新闻里常说的「几纳米」到底是什么意思。 + +| 章节 | 你会读到 | +|---|---| +| [第 11 章　走一遍完整的 CMOS 流程](11-cmos-process-flow/README.md) | FEOL、MOL、BEOL 与掩模版层数 | +| [第 12 章　先进晶体管结构](12-advanced-transistors/README.md) | FinFET、GAA 与背面供电 | +| [第 13 章　存储器工艺](13-memory/README.md) | DRAM、3D NAND 与 HBM | +| [第 14 章　「几纳米」是什么意思](14-process-nodes/README.md) | 工艺节点、间距与晶体管密度 | + +--- + +[← 第 2 部　工艺模块](../2-process-modules/README.md) ｜ [目录](../README.md) ｜ [第 4 部　质量与良率 →](../4-yield-and-quality/README.md) diff --git a/zh-CN/4-yield-and-quality/15-metrology/README.md b/zh-CN/4-yield-and-quality/15-metrology/README.md new file mode 100644 index 0000000..8e27062 --- /dev/null +++ b/zh-CN/4-yield-and-quality/15-metrology/README.md @@ -0,0 +1,128 @@ + + +# 第 15 章　测量与检测：工厂的眼睛 + +> 📍 **晶圆位置** +> +> - 前一站：任何一个重要的工艺步骤完成之后 +> - **本章：测量与检测，确认这一步做得对不对** +> - 下一站：合格就继续下一站，不合格就被挡下来处理 + +--- + +## 工厂的眼睛 + +芯片上的结构只有几纳米到几十纳米，用肉眼根本看不见。每完成一个重要步骤，工厂都需要用各种设备确认：厚度对不对、线宽对不对、有没有缺陷。 + +这些设备就是工厂的眼睛。它们产生的数据，决定了晶圆能不能往下走，也是工艺控制和良率分析的基础。 + +--- + +## 测量与检测不一样 + +> [!NOTE] +> **📖 名词｜测量与检测（Metrology / Inspection）** +> +> - **定义**：测量是测量具体的数值，例如膜厚、线宽；检测是在晶圆上寻找缺陷，例如微粒、刮伤、图形异常。 +> - **现场用法**：「这站只有量膜厚，没有做缺陷扫描。」 +> - **相关名词**：CD-SEM、膜厚测量、缺陷扫描、复检 +> - **常见混淆**：现场常把两者都笼统地叫「测量」。但测量的结果是一组数字，检测的结果是一张标出缺陷位置的分布图，用途不同。 + +--- + +## 常见的测量 + +| 量什么 | 怎么量 | 常见时机 | +|---|---|---| +| 膜厚 | 用光照射薄膜，分析反射光的变化 | 薄膜沉积、CMP 之后 | +| 线宽（CD） | 用电子显微镜从上方测量，称为 CD-SEM | 光刻、刻蚀之后 | +| 立体轮廓 | 分析光的散射，搭配模型推算形状，称为 OCD | 先进结构的关键步骤 | +| 套刻误差（Overlay） | 测量上下两层的对准标记 | 光刻之后 | +| 方块电阻 | 用四根探针接触表面测量 | 注入、退火、金属沉积之后 | + +很多测量不是在真正的电路上进行，而是在裸片之间的**切割道**或特定位置上，放置专门设计的测量图形。这样既不会碰到电路，测量结果也比较稳定。 + +--- + +## 缺陷检测 + +缺陷检测通常分成两步： + +1. **扫描**：用光学或电子束扫过整片晶圆。设备会比对相邻裸片的影像，因为每颗裸片应该长得一模一样，所以有差异的地方，就可能是缺陷。 +2. **复检**：用电子显微镜对找到的缺陷拍摄近照，判断它是什么种类，例如微粒、刮伤或图形桥接。 + +最后会得到一张缺陷分布图，标出每个缺陷在晶圆上的位置和种类。 + + + +> [!NOTE] +> **📖 名词｜缺陷（Defect）** +> +> - **定义**：晶圆上任何不该出现的异常，例如微粒、刮伤、残留、图形变形或断裂。 +> - **现场用法**：「这片的 Defect 数突然跳高，先 Hold 起来。」 +> - **相关名词**：缺陷扫描、复检、Killer Defect、缺陷分布图 +> - **常见混淆**：不是每个缺陷都会让芯片坏掉。会造成芯片失效的称为致命缺陷（Killer Defect），其他的则可能无伤大雅，见[第 16 章](../../4-yield-and-quality/16-yield-analysis/README.md)。 + +--- + +## 抽样：不是每片都量 + +如果每一片晶圆的每一个步骤都量，测量设备会大塞车，生产周期也会大幅拉长。所以工厂通常采用**抽样**：只量部分批次、每批中的部分晶圆、每片晶圆上的部分位置。 + +稳定的工艺可以降低抽样比例；新产品、刚保养完的设备、最近出过问题的工艺，则会提高抽样比例。 + +> [!TIP] +> **🔧 Know-how｜抽样是在风险和成本之间取舍** +> +> - **情境**：要决定一个步骤多久量一次、每次量几片。 +> - **做法**：依照工艺的稳定度和重要性订定抽样规则，并由系统自动执行，例如每几批抽一批、每批量哪几片。 +> - **为什么**：量得越多，越能及早发现问题，但测量要花时间和设备产能；量得越少，产出越快，但风险越高。 +> - **没做会怎样**：量太多会拖慢整座工厂；量太少则可能让异常的晶圆一路流到后面才被发现，影响的批数也更多。 +> - **相关章节**：[第 18 章 异常处理与工程变更](../../4-yield-and-quality/18-abnormality-handling/README.md) + +--- + +## 破坏性分析 + +有些信息必须把晶圆切开才看得到，例如立体结构的剖面、每一层的厚度和形状。这时会用电子显微镜观察剖面。这种分析会破坏晶圆，所以主要用在工艺开发和失效分析，见[第 16 章](../../4-yield-and-quality/16-yield-analysis/README.md)。 + +> [!TIP] +> **🔧 Know-how｜测量设备本身也要被管理** +> +> - **情境**：两台测量设备量同一片晶圆，得到不一样的结果。 +> - **做法**：测量设备要定期校正，确认同一台设备重复测量的一致性，也要让不同设备的结果互相匹配。 +> - **为什么**：所有的工艺判断都建立在测量数据上。如果测量本身不准，后面的决策都会跟着错。 +> - **没做会怎样**：好的晶圆被误判为不合格，或不合格的晶圆被放行；自动调整工艺的系统也会根据错误的数据「越调越歪」。 +> - **相关章节**：[第 17 章 工艺控制](../../4-yield-and-quality/17-process-control/README.md) + +--- + +## 测量常见的陷阱 + +| 陷阱 | 说明 | +|---|---| +| 量到错的位置 | 测量点偏离目标结构，数据失真 | +| 设备之间有差异 | 不同设备量同一片晶圆，结果不同 | +| 测量本身造成影响 | 例如电子束照射让光刻胶轻微收缩 | +| 抽样漏掉异常 | 异常刚好发生在没有被测量的晶圆上 | + +--- + +## 本章重点 + +1. 测量得到数值，检测找出缺陷，两者都是工厂判断晶圆状态的依据。 +2. 常见的测量包括膜厚、线宽、立体轮廓、对准和方块电阻。 +3. 缺陷检测通过比对相邻裸片找出差异，再用电子显微镜复检分类。 +4. 测量采用抽样，需要在风险和成本之间取舍。 +5. 测量设备本身也必须校正和匹配，否则数据会误导决策。 + +--- + +## 延伸阅读 + +- Alain C. Diebold 编，《Handbook of Silicon Semiconductor Metrology》 +- Michael Quirk、Julian Serda，《Semiconductor Manufacturing Technology》，测量与检测相关章节 + +--- + +[← 上一章：第 14 章 「几纳米」是什么意思](../../3-integration/14-process-nodes/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 16 章 良率与失效分析 →](../../4-yield-and-quality/16-yield-analysis/README.md) diff --git a/zh-CN/4-yield-and-quality/16-yield-analysis/README.md b/zh-CN/4-yield-and-quality/16-yield-analysis/README.md new file mode 100644 index 0000000..818021a --- /dev/null +++ b/zh-CN/4-yield-and-quality/16-yield-analysis/README.md @@ -0,0 +1,135 @@ + + +# 第 16 章　良率与失效分析：找出芯片坏掉的原因 + +> 📍 **晶圆位置** +> +> - 前一站：晶圆完成工艺，并经过电学特性测试 +> - **本章：分析良率，找出芯片坏掉的原因** +> - 下一站：把找到的原因反馈给工艺，持续改善 + +--- + +## 良率就是钱 + +一片晶圆的制造成本大致是固定的。上面的好芯片越多，每颗芯片的成本就越低。所以良率直接决定了芯片的成本和工厂的获利。 + +一个新工艺刚开始量产时，良率通常不高，工程师要一个一个找出问题、解决问题，良率才会逐步爬升，这个过程称为**良率学习曲线**。谁能让良率爬得更快，谁就更有竞争力。 + +--- + +## 良率怎么算 + +良率通常分成几个阶段来看： + +- **晶圆良率**（Line Yield）：投入的晶圆中，有多少片顺利完成前段工艺，没有在中途报废。 +- **裸片良率**（Die Yield）：一片晶圆上，有多少比例的裸片通过晶圆测试。 +- **最终测试良率**：封装后的芯片中，有多少比例通过最终测试。 + +整体良率是这几个阶段相乘。例如 98% × 90% × 99%，整体良率大约只剩 87%。 + +> [!NOTE] +> **📖 名词｜良率（Yield）** +> +> - **定义**：产出的好产品占全部产品的比例。 +> - **现场用法**：「这批的 CP 良率掉到八成。」 +> - **相关名词**：晶圆良率、裸片良率、最终测试良率、良率学习曲线 +> - **常见混淆**：听到「良率」一定要先确认是哪一种。晶圆良率 98% 和裸片良率 98% 代表的意义完全不同。 + +--- + +## 缺陷和裸片大小 + +可以把缺陷想像成随机落在晶圆上的雨滴。裸片越大，被雨滴打中的概率就越高。所以在同样的缺陷密度下，大裸片的良率会比小裸片低很多。这也是近年把大芯片拆成多颗小芯片的原因之一，见[第 21 章](../../5-backend/21-advanced-packaging/README.md)。 + + + +良率损失大致分成两类： + +- **随机性**：例如微粒随机落在晶圆上，只能靠提高整体洁净度慢慢降低。 +- **系统性**：有固定的原因，例如某种图形特别容易出问题、某台设备异常、晶圆边缘控制不好。找到原因，往往就能一次解决。 + +--- + +## 从晶圆图看出线索 + +晶圆测试后，每一颗裸片的好坏会画成一张**晶圆图**。坏裸片的分布形状，常常就是找出原因的第一条线索。 + +| 图形特征 | 可能的方向 | +|---|---| +| 集中在晶圆中心 | 沉积、刻蚀或研磨在中心与周围的差异 | +| 环状，或集中在边缘 | 晶圆边缘的工艺控制问题 | +| 一条直线或弧线 | 刮伤 | +| 每个曝光区的相同位置 | 掩模版缺陷或曝光问题 | +| 群聚成一团 | 局部污染或局部异常 | +| 随机散布 | 微粒等随机缺陷 | + +![六种常见的晶圆图形态：集中在中心、环状集中在边缘、弧线状的刮痕、每个曝光区的相同位置、群聚成一团、随机散布](../../../images/16-wafer-map-patterns.svg) + +*图：常见的晶圆图形态。蓝色是好的裸片，橘色是坏的裸片。① 集中在中心 ② 环状集中在边缘 ③ 弧线状的刮痕 ④ 每个曝光区的相同位置（白线是曝光区的边界） ⑤ 群聚成一团 ⑥ 随机散布。* + +> [!NOTE] +> **📖 名词｜晶圆图（Wafer Map）** +> +> - **定义**：把晶圆上每一颗裸片的测试结果，依照位置画出来的分布图。 +> - **现场用法**：「这片的 Map 有一条刮痕。」 +> - **相关名词**：Bin、晶圆测试、缺陷分布图 +> - **常见混淆**：晶圆图是电学特性测试的结果，缺陷分布图则是缺陷检测的结果。把两张图叠起来比对，可以判断哪些缺陷真的造成芯片失效。 + +> [!TIP] +> **🔧 Know-how｜每个曝光区都坏在同一个位置，先查掩模版** +> +> - **情境**：晶圆图上的坏裸片，在每一个曝光区里都出现在相同的位置。 +> - **做法**：优先检查这一层使用的掩模版，以及相关的曝光条件。 +> - **为什么**：曝光机每次曝光都使用同一片掩模版，掩模版上的缺陷会被「复制」到每一个曝光区。 +> - **没做会怎样**：如果把它当成一般的随机缺陷，会花很多时间在错误的方向上，而有问题的掩模版还会持续影响后面的晶圆。 +> - **相关章节**：[第 4 章 光刻](../../2-process-modules/04-lithography/README.md) + +--- + +## 共因分析 + +当几批晶圆的良率特别差，最有效的第一步，是找出这些晶圆的**共同点**：它们是不是都经过同一台设备、同一个腔体？是不是在同一段时间生产？是不是用了同一批化学品？ + +这种分析叫做**共因分析**，靠的是工厂系统记录下来的每片晶圆的完整履历，见[第 23 章](../../6-beyond-the-fab/23-fab-systems/README.md)。 + +> [!TIP] +> **🔧 Know-how｜先找共同点，再找原因** +> +> - **情境**：好几批晶圆良率异常，但原因不明。 +> - **做法**：把良率差的晶圆和良率正常的晶圆，逐站比对经过的设备、腔体、时间与材料，找出只有坏晶圆才有的共同点。 +> - **为什么**：一片晶圆要经过数百站，不可能每站都详细调查。共因分析能快速把范围缩小到少数几站。 +> - **没做会怎样**：调查漫无目标，问题持续影响更多晶圆。 +> - **相关章节**：[第 6 章 刻蚀](../../2-process-modules/06-etching/README.md) + +--- + +## 失效分析：找到「凶手」 + +统计分析只能告诉我们「可能是哪里」，最后还需要**失效分析**（FA，Failure Analysis）找到实际的证据： + +1. **电学特性定位**：用电学特性测试和特殊的影像技术，找出芯片上发生故障的位置。例如故障点常会发出微弱的光或热。 +2. **逐层剥除**：把芯片上方的材料一层一层去掉，逐层观察。 +3. **精准切割**：用**聚焦离子束**（FIB）在故障位置精准地切出剖面。 +4. **观察与分析**：用电子显微镜观察结构，必要时分析材料成分，确认是短路、断路、空洞还是污染。 + +--- + +## 本章重点 + +1. 良率直接决定芯片成本，新工艺要经历良率逐步爬升的学习曲线。 +2. 良率分成晶圆、裸片和最终测试等阶段，整体良率是它们相乘。 +3. 裸片越大越容易被缺陷打中，良率越低。 +4. 晶圆图的形状是找出原因的第一条线索，共因分析能快速缩小范围。 +5. 失效分析通过电学特性定位和物理分析，找到故障的实际证据。 + +--- + +## 延伸阅读 + +- Gary S. May、Costas J. Spanos，《Fundamentals of Semiconductor Manufacturing and Process Control》，良率相关章节 +- EDFAS／ASM International，《Microelectronics Failure Analysis Desk Reference》 + +--- + +[← 上一章：第 15 章 测量与检测](../../4-yield-and-quality/15-metrology/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 17 章 工艺控制 →](../../4-yield-and-quality/17-process-control/README.md) diff --git a/zh-CN/4-yield-and-quality/17-process-control/README.md b/zh-CN/4-yield-and-quality/17-process-control/README.md new file mode 100644 index 0000000..a5cc819 --- /dev/null +++ b/zh-CN/4-yield-and-quality/17-process-control/README.md @@ -0,0 +1,126 @@ + + +# 第 17 章　工艺控制：用数据让工艺保持稳定 + +> 📍 **晶圆位置** +> +> - 前一站：测量与检测产生了大量数据 +> - **本章：用这些数据让工艺保持稳定** +> - 下一站：当数据出现异常时，工厂如何处理 + +--- + +## 每一次都会有一点不同 + +同一台设备、同一个 Recipe，做出来的结果每一次都会有一点点不同。设备零件会磨损、化学品会老化、环境温度会变化，这些都会让工艺慢慢偏移。 + +工艺控制的目标不是消除所有变化，而是**让变化保持在小而稳定的范围内**，并且在偏移变严重之前就发现它。越早发现，受影响的晶圆就越少。 + +--- + +## 规格界限与控制限 + +工艺控制有两组非常重要的界限： + +- **规格界限**：产品要求的范围，超出就代表产品不合格。 +- **控制限**：根据工艺平常的表现计算出来的范围，通常比规格界限窄。超出代表工艺「不像平常」，可能有异常。 + +可以用开车来比喻：规格界限是路的边缘，开出去就会出事；控制限是车道线，一压线就该修正方向，不必等到快掉出路面。 + +> [!NOTE] +> **📖 名词｜OOC 与 OOS（Out of Control / Out of Spec）** +> +> - **定义**：OOC 是数据超出控制限，代表工艺出现异常信号；OOS 是数据超出规格界限，代表产品不符合要求。 +> - **现场用法**：「这点 OOC 了，照 OCAP 先检查设备」「OOS 的话要开 MRB 判定」。 +> - **相关名词**：控制限、规格界限、OCAP、SPC +> - **常见混淆**：OOC 不代表产品不合格，但代表工艺可能正在变坏，必须处理；OOS 则是产品本身已经不合格。 + +--- + +## SPC：把数据画成控制图 + +**统计过程控制**（SPC）把每一次的测量结果，依照时间顺序画在一张**控制图**上，图上有中心线和上下控制限。 + +工程师会依照一些判断规则找出异常，例如： + +- 有一点超出控制限。 +- 连续好几点都落在中心线的同一侧，代表平均值可能偏移了。 +- 连续好几点一路往上或往下，代表工艺正在漂移。 + +这些规则的重点是：即使每一点都还在规格内，只要「形状」不对，就值得注意。 + + + +--- + +## 工艺能力：Cpk + +**过程能力指数**（Cpk）用一个数字描述工艺「有多从容」地落在规格之内。 + +可以想像停车：规格是停车格，工艺的变化范围是车子的宽度。车子越窄、停得越置中，离两边的线越远，Cpk 就越高。Cpk 高，代表就算工艺稍微偏移，也不容易超出规格。 + +业界常见的要求是 Cpk 至少 1.33，车用等要求更高的产品，标准会更严格。 + +--- + +## 实验设计与分批实验 + +要找出最好的工艺条件，不能一次只改一个参数慢慢试。**实验设计**（DOE）用系统化的方式同时改变多个因子，用最少的实验次数找出最佳组合。 + +晶圆厂最常用的实验方式是**分批实验**（Split Lot）：把同一批晶圆分成几组，每组使用不同的条件，其他步骤完全相同。因为同一批晶圆的经历几乎一样，比较起来最公平。 + +--- + +## 自动控制：R2R 与 FDC + +先进工厂会让系统自动控制工艺，最常见的有两种： + +- **R2R**（Run-to-Run）：根据前几批的测量结果，自动微调下一批的 Recipe。例如线宽偏大，就自动调整下一批的曝光能量；抛光垫磨损让抛光变慢，就自动延长抛光时间。就像洗澡时感觉水温偏冷，就把热水转大一点。 +- **FDC**（Fault Detection and Classification）：在工艺进行时，实时监看设备传感器的数据，例如压力、温度、功率、气体流量。一旦曲线不正常，就立刻发出警报，甚至在测量之前就拦下问题。就像汽车仪表板上的警示灯。 + +> [!NOTE] +> **📖 名词｜R2R 与 FDC** +> +> - **定义**：R2R 是根据测量结果自动调整下一批工艺参数的控制方法；FDC 是实时监控设备传感器数据、检测异常的系统。两者都属于先进工艺控制（APC）。 +> - **现场用法**：「R2R 这几批一直往上补」「FDC 抓到 RF 功率异常，设备自动停了」。 +> - **相关名词**：APC、SPC、传感器数据、Recipe +> - **常见混淆**：R2R 是「批与批之间」的调整，根据的是测量结果；FDC 是「工艺进行中」的监控，根据的是设备的传感器数据。 + +> [!TIP] +> **🔧 Know-how｜压线就要修，不要等出界** +> +> - **情境**：一个测量点超出控制限，但仍在规格以内。 +> - **做法**：依照事先定好的处理步骤，立即检查设备和工艺，而不是因为「产品还合格」就忽略。 +> - **为什么**：控制限的作用就是提早预警。现在只是 OOC，下一批可能就变成 OOS。 +> - **没做会怎样**：等到真的超出规格时，可能已经有很多批晶圆受到影响。 +> - **相关章节**：[第 18 章 异常处理与工程变更](../../4-yield-and-quality/18-abnormality-handling/README.md) + +> [!TIP] +> **🔧 Know-how｜自动补偿会把问题藏起来** +> +> - **情境**：R2R 系统让测量结果一直维持在目标附近，看起来一切正常。 +> - **做法**：除了看测量结果，也要监控 R2R 的「调整量」本身，例如曝光能量是不是被越调越多。 +> - **为什么**：R2R 会不断补偿设备的偏移，结果虽然正常，但设备可能正在持续恶化。 +> - **没做会怎样**：等到调整量用尽、补不回来时，问题才一次爆发，而且已经拖了很久。 +> - **相关章节**：[第 15 章 测量与检测](../../4-yield-and-quality/15-metrology/README.md) + +--- + +## 本章重点 + +1. 工艺一定会有变化，控制的目标是让变化小而稳定，并及早发现偏移。 +2. 控制限比规格界限窄，OOC 是预警，OOS 是产品不合格。 +3. SPC 控制图不只看单点是否出界，也看连续的趋势。 +4. Cpk 描述工艺落在规格内的从容程度，DOE 和分批实验用来找出最佳条件。 +5. R2R 自动调整工艺，FDC 实时监控设备，但自动补偿也可能掩盖问题。 + +--- + +## 延伸阅读 + +- Douglas C. Montgomery，《Introduction to Statistical Quality Control》 +- Gary S. May、Costas J. Spanos，《Fundamentals of Semiconductor Manufacturing and Process Control》 + +--- + +[← 上一章：第 16 章 良率与失效分析](../../4-yield-and-quality/16-yield-analysis/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 18 章 异常处理与工程变更 →](../../4-yield-and-quality/18-abnormality-handling/README.md) diff --git a/zh-CN/4-yield-and-quality/18-abnormality-handling/README.md b/zh-CN/4-yield-and-quality/18-abnormality-handling/README.md new file mode 100644 index 0000000..c13ce7e --- /dev/null +++ b/zh-CN/4-yield-and-quality/18-abnormality-handling/README.md @@ -0,0 +1,123 @@ + + +# 第 18 章　异常处理与工程变更：出事时工厂怎么反应 + +> 📍 **晶圆位置** +> +> - 前一站：工艺控制发出了异常信号 +> - **本章：处理异常，并管理工艺的变更** +> - 下一站：晶圆完成前段工艺，准备进入测试 + +--- + +## 异常一定会发生 + +晶圆厂里有上千台设备、数百个步骤，异常一定会发生：数据超出控制限、设备发出警报、缺陷数突然增加、作业出错。重点不是「永远不出错」，而是**出错时能快速、一致地处理**，把损失降到最低。 + +处理异常的基本顺序如下： + +**发现异常 → 挡住影响 → 找出范围 → 判定处置 → 找出根本原因 → 防止再发** + +--- + +## OCAP：事先写好的应急处理步骤 + +异常可能发生在半夜，当班的人不一定是最熟悉这个工艺的工程师。所以工厂会为每一种常见的异常，事先写好处理步骤。 + +> [!NOTE] +> **📖 名词｜OCAP（Out of Control Action Plan，异常处理计划）** +> +> - **定义**：针对特定异常，事先规定好「要检查什么、要做什么、要通知谁」的处理步骤。 +> - **现场用法**：「这个 OOC 照 OCAP 走，先停设备、量控片。」 +> - **相关名词**：OOC、Hold、SPC +> - **常见混淆**：OCAP 不是事后的检讨报告，而是异常发生「当下」的行动指引。它让不同班别、不同的人都用同样的方式处理。 + +--- + +## Hold：先挡下来 + +发现异常后，第一个动作通常是 **Hold**：把可能受影响的晶圆挡下来，暂停生产；有问题的设备也会被停用，不让更多晶圆进去。 + +Hold 有几个特点： + +- 每一个 Hold 都要记录原因和负责人。 +- 只有被授权的人才能解除 Hold。 +- 也可以设定**预约 Hold**（Future Hold）：让晶圆先继续生产，等走到指定的步骤时再自动挡下，例如等下一站的测量结果出来再判断。 + +> [!TIP] +> **🔧 Know-how｜第一件事是挡住，不是修好** +> +> - **情境**：发现某台设备的结果异常。 +> - **做法**：先停设备、Hold 可疑的晶圆，再开始调查原因。 +> - **为什么**：调查原因可能要花好几个小时。如果边查边让设备继续生产，受影响的晶圆会越来越多。 +> - **没做会怎样**：原本只影响一两批的问题，扩大成十几批甚至更多，损失成倍增加。 +> - **相关章节**：[第 17 章 工艺控制](../../4-yield-and-quality/17-process-control/README.md) + +--- + +## 找出影响范围 + +挡住之后，要确定**哪些晶圆可能受到影响**。这时工厂系统记录的履历就派上用场：查出在异常期间，有哪些晶圆经过这台设备、这个腔体。 + +> [!TIP] +> **🔧 Know-how｜影响范围从「上一次确认正常」开始算** +> +> - **情境**：设备在今天下午被发现异常，但不知道是从什么时候开始的。 +> - **做法**：往回找到这台设备最后一次确认正常的时间点，例如上一次控片测量合格的时间。从那之后经过这台设备的所有晶圆，都列入可疑范围。 +> - **为什么**：异常可能早在被发现之前就开始了。只挡发现当下的晶圆，会漏掉更早受影响的晶圆。 +> - **没做会怎样**：有问题的晶圆被放行，到测试甚至客户端才发现。这也是设备需要定期检查的原因：检查越频繁，可疑的范围就越小。 +> - **相关章节**：[第 23 章 工厂如何被系统管理](../../6-beyond-the-fab/23-fab-systems/README.md) + +--- + +## 判定：放行、返工或报废 + +确定范围后，要决定每一批晶圆的命运： + +| 处置 | 意思 | 适用情况 | +|---|---|---| +| 放行（Release） | 确认没有影响，继续生产 | 异常不影响产品质量 | +| 返工（Rework） | 去除部分结果，重新做一次 | 可以重做的步骤，主要是光刻 | +| 报废（Scrap） | 晶圆不再继续生产 | 损坏无法挽回，或继续做的风险太高 | +| 有条件放行 | 继续生产，但加强后续检查或特别标记 | 影响还不确定，需要更多数据 | + +影响较大或不确定的情况，会召开**物料审查会议**（MRB，Material Review Board），由工艺、集成、质量保证等部门共同决定，必要时也会通知客户。 + +决定处置之后，还要找出**根本原因**、执行改善对策，并确认同样的问题不会再发生。 + +--- + +## 工程变更：改变也是一种风险 + +不只异常需要管理，「改变」本身也是风险。修改 Recipe、调整流程、更换材料或供应商、新增设备，都可能影响产品的电学特性、良率和可靠性。 + +所以任何变更都要经过正式的流程：评估风险、用实验批验证、必要时做可靠性测试，通过审核才能正式上线。重大的变更还必须事先通知客户。 + +> [!NOTE] +> **📖 名词｜ECN 与 PCN（Engineering Change Notice / Process Change Notification）** +> +> - **定义**：ECN 是工厂内部的工程变更通知与审核流程；PCN 是对客户发出的工艺或产品变更通知。 +> - **现场用法**：「这个 Recipe 改动要走 ECN」「换材料要发 PCN 给客户」。 +> - **相关名词**：变更管理、验证、可靠性测试、分批实验 +> - **常见混淆**：不是只有大改动才要走流程。看起来很小的修改，例如调整一个温度参数，也可能影响可靠性，所以同样要经过评估。 + +--- + +## 本章重点 + +1. 异常一定会发生，重点是快速、一致地处理。 +2. 处理顺序是：挡住影响、找出范围、判定处置、找出根本原因、防止再发。 +3. OCAP 让不同班别的人都用同样的步骤处理异常。 +4. 影响范围要从上一次确认正常的时间点开始计算。 +5. 任何工程变更都要经过评估与验证，重大变更还要通知客户。 + +--- + +## 延伸阅读 + +- JEDEC，J-STD-046《Customer Notification Standard for Product/Process Changes by Electronic Product Suppliers》 +- Gary S. May、Costas J. Spanos，《Fundamentals of Semiconductor Manufacturing and Process Control》 + +--- + +[← 上一章：第 17 章 工艺控制](../../4-yield-and-quality/17-process-control/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 19 章 晶圆测试 →](../../5-backend/19-wafer-test/README.md) diff --git a/zh-CN/4-yield-and-quality/README.md b/zh-CN/4-yield-and-quality/README.md new file mode 100644 index 0000000..d282832 --- /dev/null +++ b/zh-CN/4-yield-and-quality/README.md @@ -0,0 +1,16 @@ + + +# 第 4 部　质量与良率 + +做得出来还不够，每一片都要做得一样好。这一部介绍工厂如何测量与检测、如何分析良率、如何让工艺保持稳定，以及出问题时如何处理。 + +| 章节 | 你会读到 | +|---|---| +| [第 15 章　测量与检测](15-metrology/README.md) | 膜厚、线宽、对准与缺陷检测，以及抽样 | +| [第 16 章　良率与失效分析](16-yield-analysis/README.md) | 晶圆图判读、共因分析与失效分析 | +| [第 17 章　工艺控制](17-process-control/README.md) | SPC、Cpk、R2R 与 FDC | +| [第 18 章　异常处理与工程变更](18-abnormality-handling/README.md) | OCAP、Hold、MRB 与变更管理 | + +--- + +[← 第 3 部　工艺集成](../3-integration/README.md) ｜ [目录](../README.md) ｜ [第 5 部　后段：测试与封装 →](../5-backend/README.md) diff --git a/zh-CN/5-backend/19-wafer-test/README.md b/zh-CN/5-backend/19-wafer-test/README.md new file mode 100644 index 0000000..15c2e3c --- /dev/null +++ b/zh-CN/5-backend/19-wafer-test/README.md @@ -0,0 +1,124 @@ + + +# 第 19 章　晶圆测试：WAT 与 CP + +> 📍 **晶圆位置** +> +> - 前一站：前段工艺完成，晶圆离开晶圆厂 +> - **本章：晶圆测试，确认工艺是否正常、每颗裸片是好是坏** +> - 下一站：封装 + +--- + +## 两种晶圆测试 + +晶圆完成前段工艺后，在切割之前会先经过两种测试： + +| 测试 | 测什么 | 目的 | +|---|---|---| +| WAT | 切割道上的测试结构 | 确认工艺是否正常 | +| CP | 每一颗裸片的功能 | 找出哪些裸片是好的 | + +简单来说，WAT 检查的是「工艺做得对不对」，CP 检查的是「每颗芯片能不能用」。 + +--- + +## WAT：工艺的成绩单 + +裸片和裸片之间的切割道上，放着许多专门用来测试的小结构，称为**测试结构**（Test Key），例如单独的晶体管、电阻、电容和一长串的通孔。 + +WAT 用探针接触这些测试结构，测量晶体管的 Vt、导通电流、漏电流，以及电阻、接触电阻、电容等参数。这些参数直接反映了工艺的结果，例如线宽、膜厚和掺杂浓度有没有偏移。WAT 不合格的晶圆，通常不会出货。 + +> [!NOTE] +> **📖 名词｜WAT（Wafer Acceptance Test，晶圆验收测试）** +> +> - **定义**：测量切割道上测试结构的电学特性参数，确认晶圆的工艺结果符合规格。 +> - **现场用法**：「这批 WAT 的 Vt 偏高，要请集成工程师看一下。」 +> - **相关名词**：测试结构、切割道、Vt、方块电阻 +> - **常见混淆**：WAT 测的是测试结构，不是产品电路本身。它代表工艺正常，但不保证每颗裸片都是好的。 + +--- + +## CP：一颗一颗测 + +**CP**（Chip Probing，晶圆探针测试）要测试晶圆上的每一颗裸片。它需要三个主要设备： + +- **探针卡**：上面有许多极细的探针，排列方式对应裸片上焊盘的位置。 +- **探针台**：负责移动晶圆，让探针精准地落在每一颗裸片的焊盘上。 +- **测试机**：送出测试信号，判断裸片的反应是否正确。 + +每一颗裸片测完后，会依照结果被分到不同的类别，称为 **Bin**。所有裸片的 Bin 依照位置排列，就成了第 16 章提到的晶圆图。 + + + +> [!NOTE] +> **📖 名词｜Bin（分类）** +> +> - **定义**：测试后依照结果把裸片分成的类别，通常一个 Bin 代表合格，其他 Bin 代表不同的失效原因。 +> - **现场用法**：「这片的 Bin 5 特别多，查一下是哪个测试项目没过。」 +> - **相关名词**：晶圆图、测试程序、良率 +> - **常见混淆**：Bin 的编号和意义由各产品的测试程序自己定义，同一个编号在不同产品上可能代表不同的失效原因。 + +存储器在 CP 阶段还会进行**修补**：找出坏掉的存储单元，用熔丝切换到备用电路，再重新测试一次，见[第 13 章](../../3-integration/13-memory/README.md)。 + +--- + +## 测试也是成本 + +测试设备非常昂贵，每颗裸片的测试时间都直接转换成成本。所以测试工程师要在「测得够完整」和「测得够快」之间取舍，也常同时测试好几颗裸片，提高效率。 + +> [!TIP] +> **🔧 Know-how｜WAT 过了，不代表每颗裸片都是好的** +> +> - **情境**：一片晶圆的 WAT 全部合格，但 CP 良率却很差。 +> - **做法**：把 WAT 当成工艺的健康检查，把 CP 当成产品的实际体检，两者一起看。 +> - **为什么**：WAT 只量切割道上少数几个位置的测试结构，无法代表整片晶圆上每一颗裸片的状况，例如随机分布的缺陷就不一定会被测到。 +> - **没做会怎样**：只看 WAT 会误以为晶圆没问题，错过良率异常的线索。 +> - **相关章节**：[第 16 章 良率与失效分析](../../4-yield-and-quality/16-yield-analysis/README.md) + +--- + +## 晶圆图交给封装 + +CP 完成后，晶圆图会以电子数据的形式，跟着晶圆一起送到封装厂。封装时，设备只会挑出被标为合格的裸片，这些裸片称为 **KGD**（Known Good Die，已知良好裸片）。 + +> [!TIP] +> **🔧 Know-how｜晶圆图必须和晶圆一一对应** +> +> - **情境**：晶圆送到封装厂，设备要依照晶圆图挑出好的裸片。 +> - **做法**：用晶圆编号确认数据和实物晶圆是同一片，并用晶圆上的记号确认方向，确保图上的每个位置都对应到正确的裸片。 +> - **为什么**：晶圆图只是一份数据，如果对应错了，设备会依照错误的数据挑裸片。 +> - **没做会怎样**：坏的裸片被封装、出货，好的裸片反而被丢掉，问题往往要到客户端才发现。 +> - **相关章节**：[第 23 章 工厂如何被系统管理](../../6-beyond-the-fab/23-fab-systems/README.md) + +--- + +## 常见异常 + +| 异常 | 可能原因 | 结果 | +|---|---|---| +| 接触不良 | 探针磨损或沾污、焊盘表面异常 | 好的裸片被误判为坏的 | +| 针痕过深 | 探针压力太大、重复测试太多次 | 焊盘受损，影响后续引线键合 | +| 测试设备之间有差异 | 不同设备或探针卡的特性不同 | 良率因设备而异 | +| 晶圆图错置 | 晶圆编号或方向对应错误 | 封装时挑错裸片 | + +--- + +## 本章重点 + +1. 晶圆测试分成 WAT 和 CP，前者检查工艺，后者检查每一颗裸片。 +2. WAT 测量切割道上测试结构的电学特性参数，是工艺的成绩单。 +3. CP 用探针卡逐颗测试，结果分成不同的 Bin，形成晶圆图。 +4. 存储器在 CP 阶段会修补坏掉的单元。 +5. 晶圆图会跟着晶圆送到封装厂，用来挑出好的裸片。 + +--- + +## 延伸阅读 + +- Michael L. Bushnell、Vishwani D. Agrawal，《Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI Circuits》 +- Peter Van Zant，《Microchip Fabrication》，晶圆测试相关章节 + +--- + +[← 上一章：第 18 章 异常处理与工程变更](../../4-yield-and-quality/18-abnormality-handling/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 20 章 封装 →](../../5-backend/20-packaging/README.md) diff --git a/zh-CN/5-backend/20-packaging/README.md b/zh-CN/5-backend/20-packaging/README.md new file mode 100644 index 0000000..432b080 --- /dev/null +++ b/zh-CN/5-backend/20-packaging/README.md @@ -0,0 +1,124 @@ + + +# 第 20 章　封装：让芯片能被使用 + +> 📍 **晶圆位置** +> +> - 前一站：晶圆测试，已经知道哪些裸片是好的 +> - **本章：封装，把裸片变成可以装到电路板上的芯片** +> - 下一站：最终测试 + +--- + +## 为什么要封装 + +刚从晶圆上切下来的裸片又小又脆弱，上面的焊盘也小到无法直接焊到电路板上。**封装**就像替裸片盖一间房子，它有四个主要任务： + +- **保护**：隔绝湿气、灰尘和外力。 +- **连接**：把裸片上微小的焊盘，转接成电路板能焊接的引脚或锡球。 +- **散热**：把芯片运行时产生的热带走。 +- **支撑**：提供足够的机械强度，方便搬运和组装。 + +--- + +## 传统封装的流程 + +**背面研磨 → 切割 → 固晶 → 引线键合 → 塑封 → 打标 → 植球或电镀引脚 → 切割分离 → 检查** + +1. **背面研磨**：从背面把晶圆磨薄，好放进轻薄的封装里。 +2. **切割**：把晶圆贴在胶膜上，沿着切割道用钻石刀或激光切开。也有一种做法是用激光在晶圆内部打出一层改性层，再把胶膜撑开，让裸片沿着改性层分开，称为隐形切割。 +3. **固晶**：依照晶圆图，只挑出好的裸片，粘到引线框架或基板上。 +4. **引线键合**：用比头发还细的金线或铜线，把裸片的焊盘连到引线框架或基板上。 +5. **塑封**：用环氧树脂等材料把裸片和导线包起来。 +6. **打标**：用激光在表面印上产品型号和批号。 +7. **植球或电镀引脚**：在底部植上锡球，或在引脚表面电镀。 +8. **切割分离**：把一整条基板上的封装切成一颗颗独立的芯片。 + + + +> [!NOTE] +> **📖 名词｜引线键合（Wire Bonding）** +> +> - **定义**：用极细的金属线连接裸片焊盘与封装连接点的技术，是最传统、最普遍的封装连接方式。 +> - **现场用法**：「这批引线键合的拉力测试没过。」 +> - **相关名词**：焊盘、引线框架、倒装芯片 +> - **常见混淆**：引线键合虽然是传统技术，但至今仍是数量最多的封装方式，因为成本低、技术成熟。 + +--- + +## 倒装芯片：把芯片翻过来 + +**倒装芯片**（Flip Chip）的做法完全不同：先在裸片的焊盘上做出凸起的金属凸块，再把裸片翻过来、正面朝下，让凸块直接焊到基板上。最后在裸片和基板之间的缝隙填入胶材，称为**底部填充**（Underfill），用来分散应力、保护凸块。 + +和引线键合相比，倒装芯片的连接路径更短，可以在裸片整个表面布满连接点，电学特性和散热也更好，所以处理器和图形芯片大多采用倒装芯片。 + + + +> [!NOTE] +> **📖 名词｜倒装芯片（Flip Chip）** +> +> - **定义**：把裸片正面朝下，通过凸块直接与基板连接的封装方式。 +> - **现场用法**：「这颗是倒装芯片封装，要确认底部填充有没有空洞。」 +> - **相关名词**：凸块（Bump）、底部填充、基板、BGA +> - **常见混淆**：凸块和锡球不一样。凸块连接裸片和基板，锡球则在封装的底部，连接封装和电路板。 + +--- + +## 常见的封装形式 + +| 形式 | 特色 | 常见用途 | +|---|---|---| +| 引线框架封装 | 成本低，引脚在四周或底部周围 | 微控制器、电源管理芯片 | +| BGA（球栅阵列） | 底部整面布满锡球，连接点多 | 处理器、图形芯片 | +| 晶圆级封装 | 直接在晶圆上完成封装，尺寸接近裸片本身 | 手机中的小型芯片 | + +> [!TIP] +> **🔧 Know-how｜芯片也会「受潮」** +> +> - **情境**：封装好的芯片放在一般环境中，封装材料会慢慢吸收空气中的水气。 +> - **做法**：芯片依照对湿气的敏感程度分级，出货时用防潮袋加干燥剂真空包装。拆封后超过规定时间没用完，焊接前要先烘烤除湿。 +> - **为什么**：焊接到电路板时温度会急速升高，封装内的水气瞬间汽化膨胀。 +> - **没做会怎样**：封装内部脱层甚至爆裂，这种现象被形象地称为「爆米花效应」。 +> - **相关章节**：[第 22 章 最终测试与可靠性](../../5-backend/22-final-test-and-reliability/README.md) + +> [!TIP] +> **🔧 Know-how｜磨薄的晶圆非常脆弱** +> +> - **情境**：晶圆经过背面研磨后，可能只剩一百微米左右甚至更薄，像纸一样会弯曲。 +> - **做法**：研磨前先在正面贴上保护胶膜或键合到承载晶圆上，之后的搬运也使用专用的机构支撑。 +> - **为什么**：薄晶圆很容易破裂和翘曲，内部的应力也会让它弯曲变形。 +> - **没做会怎样**：晶圆破片，或是产生肉眼看不见的微小裂痕，等到芯片使用一段时间后才失效。 +> - **相关章节**：[第 21 章 先进封装](../../5-backend/21-advanced-packaging/README.md) + +--- + +## 常见异常 + +| 异常 | 可能原因 | 结果 | +|---|---|---| +| 崩边 | 切割刀磨损、切割参数不当 | 裸片边缘破损，可能延伸成裂痕 | +| 引线键合粘不上 | 焊盘污染、针痕过深 | 断路 | +| 冲线 | 塑封时的流动把细线推弯 | 相邻导线短路 | +| 脱层 | 材料之间附着不良、吸湿 | 可靠性问题 | +| 空洞 | 塑封或底部填充没有填满 | 散热变差、可靠性问题 | + +--- + +## 本章重点 + +1. 封装负责保护裸片、连接外部、散热和提供支撑。 +2. 传统封装流程包括研磨、切割、固晶、引线键合、塑封、打标、植球和切割分离。 +3. 倒装芯片把裸片翻过来，用凸块直接连接基板，电学特性和散热更好。 +4. 封装会吸收湿气，焊接前要注意防潮和烘烤。 +5. 磨薄的晶圆非常脆弱，需要特别的支撑和搬运方式。 + +--- + +## 延伸阅读 + +- Rao R. Tummala，《Fundamentals of Microsystems Packaging》 +- Peter Van Zant，《Microchip Fabrication》，封装相关章节 + +--- + +[← 上一章：第 19 章 晶圆测试](../../5-backend/19-wafer-test/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 21 章 先进封装 →](../../5-backend/21-advanced-packaging/README.md) diff --git a/zh-CN/5-backend/21-advanced-packaging/README.md b/zh-CN/5-backend/21-advanced-packaging/README.md new file mode 100644 index 0000000..83a1f1a --- /dev/null +++ b/zh-CN/5-backend/21-advanced-packaging/README.md @@ -0,0 +1,126 @@ + + +# 第 21 章　先进封装：把多颗芯片集成在一起 + +> 📍 **晶圆位置** +> +> - 前一站：晶圆测试，挑出了好的裸片 +> - **本章：先进封装，把多颗芯片集成成一个系统** +> - 下一站：最终测试 + +--- + +## 为什么需要先进封装 + +过去，提升芯片性能主要靠微缩晶体管。但现在这条路越走越难、越走越贵，还遇到几个限制： + +- **裸片不能无限大**：一颗裸片的大小，受限于曝光机一次能曝光的范围，大约 26 mm × 33 mm。 +- **大裸片良率低**：第 16 章提到，裸片越大，越容易被缺陷打中。 +- **不同功能适合不同工艺**：运算核心适合最先进的工艺，模拟和输入输出电路用成熟工艺就够了，存储器则需要专门的工艺。 +- **带宽需求暴增**：人工智能运算需要在处理器和存储器之间搬运大量数据。 + +于是产业开始把一颗大芯片拆成几颗小芯片，各自用最适合的工艺制造，再用先进封装把它们紧密地集成在一起，让它们像一颗芯片一样运行。封装不再只是「保护」，而成了提升性能的关键。 + +--- + +## 2.5D：并排放在中介层上 + +**2.5D 封装**把好几颗芯片并排放在一片**中介层**上。中介层本身通常是一片硅，上面有非常细密的导线，让芯片之间可以高速、大量地互相沟通；中介层再通过 TSV 连到下方的封装基板。 + +最典型的例子，是把处理器和多组 HBM 存储器并排放在同一片中介层上。中介层甚至可以通过多次曝光拼接，做得比单次曝光的范围还大。 + + + +> [!NOTE] +> **📖 名词｜中介层（Interposer）** +> +> - **定义**：放在芯片和封装基板之间的一层转接板，上面有细密的导线，让多颗芯片之间能高速连接。 +> - **现场用法**：「这个产品的中介层超过一个曝光范围，要用拼接的方式做。」 +> - **相关名词**：2.5D、TSV、微凸块、HBM +> - **常见混淆**：中介层不一定是硅，也有使用有机材料，或只在芯片之间埋入一小块硅桥的做法，成本和性能各有取舍。 + +--- + +## 扇出型封装 + +**扇出型封装**不使用传统的基板：先把裸片排列在一片承载板上，用塑封把它们包成一片「重组晶圆」，再在上面做出**重布线层**（RDL），把连接点从裸片往外「扇」出去，扩展到比裸片更大的面积。这种封装又薄又小，常用在手机等轻薄的产品中。 + +--- + +## 3D 堆叠：往上叠 + +**3D 堆叠**把芯片直接叠在另一颗芯片上，通过 TSV 上下连通，HBM 就是一个例子。芯片之间的连接方式也在演进： + +| 连接方式 | 连接点间距 | 代表应用 | +|---|---|---| +| 倒装芯片凸块 | 一百微米以上 | 一般的处理器封装 | +| 微凸块 | 数十微米 | 2.5D 封装、HBM 堆叠 | +| 混合键合 | 十微米以下 | 高密度的 3D 芯片堆叠 | + +连接点间距越小，同样面积内的连接点越多，芯片之间能传输的数据就越多。 + +> [!NOTE] +> **📖 名词｜混合键合（Hybrid Bonding）** +> +> - **定义**：不使用凸块，让两颗芯片表面的铜连接点直接键合，同时周围的绝缘层也互相粘合的技术。 +> - **现场用法**：「改用混合键合之后，连接点密度提高很多。」 +> - **相关名词**：3D 堆叠、微凸块、CMP、晶圆键合 +> - **常见混淆**：混合键合的「混合」，指的是金属和绝缘层两种材料同时键合，而不是混合使用两种封装方式。 + +--- + +## 芯粒（Chiplet，也称小芯片） + +把一颗大型芯片拆成多颗功能独立的小芯片，再封装在一起，这种设计方式称为 **Chiplet**。产业也在推动芯片之间互相连接的标准接口，目标是让不同来源的小芯片能像积木一样组合使用。 + +随着先进封装大量使用光刻、电镀、CMP 等原本属于晶圆厂的工艺，前段制造和后段封装之间的界线也越来越模糊。 + +> [!TIP] +> **🔧 Know-how｜一颗坏芯片，拖垮整个封装** +> +> - **情境**：一个先进封装里放了八颗芯片。 +> - **做法**：每一颗芯片在封装前都要经过充分测试，确保是已知良好裸片（KGD），封装过程中也尽量安排可以检查的步骤。 +> - **为什么**：良率会相乘。就算每颗芯片的良率都是 99%，八颗全部都好的概率也只剩大约 92%。 +> - **没做会怎样**：只要一颗芯片有问题，整个昂贵的封装连同其他好芯片都一起报废。 +> - **相关章节**：[第 19 章 晶圆测试](../../5-backend/19-wafer-test/README.md) + +> [!TIP] +> **🔧 Know-how｜混合键合需要前段等级的干净和平坦** +> +> - **情境**：两颗芯片要用混合键合直接键合。 +> - **做法**：键合面要经过极精密的 CMP，键合前的清洗和环境控制也要达到晶圆厂的等级。 +> - **为什么**：两个表面之间没有凸块可以缓冲，一颗微粒就会撑出一个空隙，表面稍微不平也会键合不良。 +> - **没做会怎样**：一颗微粒可能让周围大量连接点同时失效。 +> - **相关章节**：[第 8 章 CMP](../../2-process-modules/08-cmp/README.md)、[第 9 章 清洗与污染控制](../../2-process-modules/09-cleaning/README.md) + +--- + +## 先进封装的挑战 + +| 挑战 | 说明 | +|---|---| +| 散热 | 芯片紧密排列或叠在一起，热更难散出去 | +| 翘曲 | 不同材料受热膨胀的程度不同，封装越大越容易弯曲 | +| 测试 | 芯片叠起来之后，中间的芯片很难再单独测试 | +| 良率相乘 | 任何一颗芯片或一个连接点失败，整个封装都受影响 | + +--- + +## 本章重点 + +1. 微缩越来越难，先进封装成为提升性能的新方向。 +2. 2.5D 封装把多颗芯片并排在中介层上，常见于处理器加 HBM。 +3. 扇出型封装用重布线层把连接点往外扩展，适合轻薄产品。 +4. 3D 堆叠从微凸块走向混合键合，连接点密度越来越高。 +5. 良率会相乘，所以每颗芯片都必须是已知良好裸片。 + +--- + +## 延伸阅读 + +- John H. Lau，《Semiconductor Advanced Packaging》 +- IEEE ECTC（Electronic Components and Technology Conference）历年论文 + +--- + +[← 上一章：第 20 章 封装](../../5-backend/20-packaging/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 22 章 最终测试与可靠性 →](../../5-backend/22-final-test-and-reliability/README.md) diff --git a/zh-CN/5-backend/22-final-test-and-reliability/README.md b/zh-CN/5-backend/22-final-test-and-reliability/README.md new file mode 100644 index 0000000..5051ed4 --- /dev/null +++ b/zh-CN/5-backend/22-final-test-and-reliability/README.md @@ -0,0 +1,128 @@ + + +# 第 22 章　最终测试与可靠性：确保芯片能用很多年 + +> 📍 **晶圆位置** +> +> - 前一站：封装完成 +> - **本章：最终测试与可靠性，确保芯片现在能用、未来也能用很多年** +> - 下一站：出货，装进产品里 + +--- + +## 封装后为什么还要再测 + +晶圆测试时已经挑过一次好裸片，但封装过程本身可能造成损伤，例如引线键合不良或封装应力。而且有些特性必须在封装后、在不同温度下才测得到。所以出货前，每一颗芯片都要再经过**最终测试**。 + +--- + +## 最终测试 + +最终测试由**分类机**（Handler）把封装好的芯片放进测试座，再由测试机进行功能和电学特性测试。常见的做法包括： + +- 在高温和低温下分别测试，确认芯片在各种环境都能正常工作。 +- 依照实际能跑的速度或功耗，把同一种芯片分成不同等级，称为**分级**。同一个设计的芯片，可能因此以不同的规格出售。 + +有些产品还会进行**系统级测试**（SLT），把芯片放进接近真实产品的环境中，执行实际的软件来测试。 + +> [!NOTE] +> **📖 名词｜FT（Final Test，最终测试）** +> +> - **定义**：芯片封装完成后、出货前的功能与电学特性测试。 +> - **现场用法**：「这批在 FT 的高温测试掉了不少。」 +> - **相关名词**：CP、分类机、分级、SLT +> - **常见混淆**：CP 是在晶圆上测裸片，FT 是测封装好的芯片。两者的测试项目和目的不完全相同。 + +--- + +## 老化筛选：提早筛掉体质不好的芯片 + +芯片的失效率随时间的变化，常用一条形状像浴缸的曲线来描述： + +- **早期失效期**：刚开始使用时，有些体质不好的芯片很快就坏了。 +- **稳定期**：之后很长一段时间，失效率低而稳定。 +- **老化期**：用了很多年之后，材料开始老化，失效率再度上升。 + +**老化筛选**（Burn-in）就是在出货前，让芯片在高温和较高电压下运行一段时间，让体质不好的芯片提早在工厂里坏掉、被筛掉，而不是在客户手上坏掉。 + + + +> [!NOTE] +> **📖 名词｜浴缸曲线（Bathtub Curve）** +> +> - **定义**：描述产品失效率随时间变化的曲线，两端高、中间低，形状像浴缸。 +> - **现场用法**：「老化筛选就是把浴缸左边那段先烧掉。」 +> - **相关名词**：老化筛选、早期失效、老化、可靠性 +> - **常见混淆**：老化筛选只能筛掉早期失效，无法让芯片更耐用，也无法解决设计或工艺造成的老化问题。 + +--- + +## 可靠性：能用多久 + +**可靠性**是指芯片在预定的使用条件下，能正常工作多久。一般消费级产品可能要求好几年，车用芯片则要求十几年。 + +但我们不可能真的等十年再出货，所以可靠性测试采用**加速**的方式：用更高的温度、电压或湿度，让失效更快发生，再通过模型推算正常使用下的寿命。常见的测试如下： + +| 测试 | 做法 | 模拟什么 | +|---|---|---| +| 高温工作寿命（HTOL） | 在高温下持续通电运行上千小时 | 长期使用造成的老化 | +| 温度循环 | 反复在高温和低温之间切换 | 开关机与环境变化造成的热胀冷缩 | +| 高加速应力测试（HAST） | 高温、高湿、加压 | 湿气入侵封装 | +| 静电放电测试（ESD） | 施加模拟的静电放电 | 人体或机器接触时的静电 | + +这些测试的条件，多半依照 JEDEC 等国际组织订定的标准；车用芯片则另有更严格的标准，例如 AEC-Q100。 + +--- + +## 芯片怎么老化 + +芯片的老化，来自工艺中做出来的材料和结构，长期承受电流、电压和温度的结果： + +| 失效机制 | 发生了什么 | +|---|---| +| 电迁移（EM） | 电流长期推动金属原子，导线形成空洞而断线 | +| 时间相关介质击穿（TDDB） | 绝缘层长期承受电场，最后被击穿 | +| 热载流子注入（HCI） | 高能量的电子撞进栅极绝缘层，晶体管特性慢慢改变 | +| 偏置温度不稳定性（BTI） | 高温加上电压，让 Vt 随时间漂移 | + +这些机制和前面的章节息息相关，例如导线的质量见[第 10 章](../../2-process-modules/10-metallization/README.md)，栅极绝缘层见[第 12 章](../../3-integration/12-advanced-transistors/README.md)。 + +> [!TIP] +> **🔧 Know-how｜可靠性是统计问题** +> +> - **情境**：客户问：「这颗芯片会不会坏？」 +> - **做法**：用失效率来描述可靠性，常用的单位是 **FIT**，代表每十亿个器件小时中发生几次失效。 +> - **为什么**：无法预测某一颗芯片哪一天会坏，但可以从大量样本的测试结果，推算一群芯片的失效概率。 +> - **没做会怎样**：无法和客户用相同的语言讨论质量，也无法估计产品上市后会有多少失效。 +> - **相关章节**：[第 17 章 工艺控制](../../4-yield-and-quality/17-process-control/README.md) + +> [!TIP] +> **🔧 Know-how｜车用芯片的要求更严格** +> +> - **情境**：同一种工艺，要同时生产消费级芯片和车用芯片。 +> - **做法**：车用芯片采用更严格的验证标准和更多的筛选测试，也要求更宽的工作温度范围和更长的寿命，目标是「零缺陷」。 +> - **为什么**：车用芯片要在引擎旁的高温或寒冬的低温下工作十几年，而且一旦失效，可能影响行车安全。 +> - **没做会怎样**：芯片在车上失效，代价远高于消费级产品，可能导致大规模的召回。 +> - **相关章节**：[第 14 章 「几纳米」是什么意思](../../3-integration/14-process-nodes/README.md) + +--- + +## 本章重点 + +1. 封装后的芯片要在不同温度下再测一次，并依照性能分级。 +2. 浴缸曲线描述失效率随时间的变化，老化筛选用来筛掉早期失效的芯片。 +3. 可靠性测试用加速的方式，在短时间内推估芯片的长期寿命。 +4. 电迁移、时间相关介质击穿、热载流子注入和 BTI 是主要的老化机制。 +5. 可靠性是统计问题，车用芯片的要求比消费级产品更严格。 + +--- + +## 延伸阅读 + +- J. W. McPherson，《Reliability Physics and Engineering: Time-To-Failure Modeling》 +- JEDEC，JESD47《Stress-Test-Driven Qualification of Integrated Circuits》 +- Automotive Electronics Council，AEC-Q100 + +--- + +[← 上一章：第 21 章 先进封装](../../5-backend/21-advanced-packaging/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 23 章 工厂如何被系统管理 →](../../6-beyond-the-fab/23-fab-systems/README.md) diff --git a/zh-CN/5-backend/README.md b/zh-CN/5-backend/README.md new file mode 100644 index 0000000..a52a187 --- /dev/null +++ b/zh-CN/5-backend/README.md @@ -0,0 +1,16 @@ + + +# 第 5 部　后段：测试与封装 + +晶圆离开晶圆厂之后，还要经过测试、切割、封装与最终测试，才会变成可以装进产品里的芯片。 + +| 章节 | 你会读到 | +|---|---| +| [第 19 章　晶圆测试](19-wafer-test/README.md) | WAT 与 CP，找出好的裸片 | +| [第 20 章　封装](20-packaging/README.md) | 切割、引线键合、倒装芯片与常见的封装形式 | +| [第 21 章　先进封装](21-advanced-packaging/README.md) | 2.5D、3D 堆叠、混合键合与 Chiplet | +| [第 22 章　最终测试与可靠性](22-final-test-and-reliability/README.md) | 老化筛选、浴缸曲线、可靠性测试与失效机制 | + +--- + +[← 第 4 部　质量与良率](../4-yield-and-quality/README.md) ｜ [目录](../README.md) ｜ [第 6 部　走出晶圆厂 →](../6-beyond-the-fab/README.md) diff --git a/zh-CN/6-beyond-the-fab/23-fab-systems/README.md b/zh-CN/6-beyond-the-fab/23-fab-systems/README.md new file mode 100644 index 0000000..2bd1b14 --- /dev/null +++ b/zh-CN/6-beyond-the-fab/23-fab-systems/README.md @@ -0,0 +1,157 @@ + + +# 第 23 章　工厂如何被系统管理：一片晶圆为什么不会走错路 + +> 📍 **晶圆位置** +> +> - 前一站：跟着晶圆走完了整趟旅程 +> - **本章：从系统的角度重新看一次工厂** +> - 下一站：芯片出货后，工艺如何影响固件 + +--- + +## 一座不可能靠人记住的工厂 + +想像一下：工厂里同时有数千批晶圆在生产，每一批都要经过数百个步骤；上千台设备各有自己的状态和 Recipe；而且工厂 24 小时不停运转。任何一批晶圆走错一站、用错一个 Recipe，都可能整批报废。 + +这样的工厂不可能靠人记住一切。现代晶圆厂里，晶圆的每一个动作几乎都由系统指挥和记录，就像机场的塔台和物流中心的结合。 + +--- + +## 工厂里的主要系统 + +| 系统 | 负责什么 | 比喻 | +|---|---|---| +| MES（制造执行系统） | 记录每批晶圆在哪里、下一步是什么，控制每一次进出站 | 工厂的大脑和账本 | +| 设备自动化系统 | 连接设备与 MES，下载 Recipe、启动工艺、收集数据 | 设备的翻译员 | +| 物料搬运系统 | 指挥天车和仓储，把晶圆盒送到正确的位置 | 物流中心 | +| 派工系统 | 决定每台设备下一批要做哪一批晶圆 | 交通信号灯 | +| Recipe 管理系统 | 管理每台设备的 Recipe 和版本 | 食谱数据库 | +| 工艺控制系统 | SPC、FDC、R2R，监控与控制工艺质量 | 质量控制员 | +| 良率分析系统 | 集成工艺和测试数据，分析良率 | 侦探 | + +> [!NOTE] +> **📖 名词｜MES（Manufacturing Execution System，制造执行系统）** +> +> - **定义**：管理生产现场的核心系统，记录每批晶圆的位置、状态与历程，并控制晶圆能不能进入下一个步骤。 +> - **现场用法**：「MES 上这批显示 Hold，要先查原因。」 +> - **相关名词**：Track-in、Track-out、Route、Hold、派工 +> - **常见混淆**：MES 不等于工厂的所有系统。它是核心，但设备连接、搬运、派工、工艺控制通常由其他系统负责，彼此互相配合。 + +--- + +## 一批晶圆到站时，发生了什么事 + +以一批晶圆抵达一台刻蚀机为例： + +1. 天车把晶圆盒放到设备的 Load Port，设备读取晶圆盒上的编号。 +2. 系统逐一确认：这批晶圆现在应该在这一站吗？这台设备可以做这个产品吗？设备状态正常吗？晶圆有没有被 Hold？Q-Time 有没有超过？晶圆盒的污染等级和设备相符吗？ +3. 全部确认通过后，系统把正确版本的 Recipe 下载到设备，并记录**进站**。 +4. 设备开始加工，同时把传感器数据实时送给 FDC 监控。 +5. 加工完成后记录**出站**，把使用的设备、腔体、Recipe、时间等数据写入这批晶圆的履历。 +6. 系统决定下一站，搬运系统把晶圆盒送过去，或先送进仓储等待。 + +```mermaid +sequenceDiagram + participant AMHS as 搬运系统 + participant EQ as 设备 + participant EAP as 设备自动化系统 + participant MES as MES + participant FDC as FDC + AMHS->>EQ: 把晶圆盒放到 Load Port + EQ->>EAP: 回报读到的晶圆盒编号 + EAP->>MES: 这批晶圆可以在这台设备进站吗？ + MES-->>EAP: 检查通过，记录进站，指定 Recipe 版本 + EAP->>EQ: 下载 Recipe，开始加工 + EQ-->>FDC: 加工中实时送出传感器数据 + EQ->>EAP: 加工完成 + EAP->>MES: 记录出站，写入履历 + MES->>AMHS: 指定下一站，送出晶圆盒 +``` + +> [!NOTE] +> **📖 名词｜进站与出站（Track-in / Track-out）** +> +> - **定义**：进站是晶圆开始在某一站加工时，在系统上的登记；出站是完成加工后的登记，并把晶圆推进到下一个步骤。 +> - **现场用法**：「这批进站之后设备就 Down 了，要处理一下帐。」 +> - **相关名词**：MES、Route、履历 +> - **常见混淆**：系统上的状态和实物晶圆必须一致。系统显示已出站、但晶圆其实还没做完，就是现场说的「账实不符」，必须立即处理。 + +设备来自世界各地不同的厂商，为了让系统能用同样的方式和每一台设备沟通，产业制定了共同的通信标准，最常见的是 **SECS/GEM**。它就像设备与系统之间的共同语言。 + +--- + +## 防呆：让错误无法发生 + +上面第 2 步的每一项确认，都是一条**防呆规则**。例如： + +- 晶圆不在这一站，就不能进站。 +- 设备没有通过验证，就不能做这个产品。 +- Recipe 版本不对，就不能开始。 +- Q-Time 超过、或晶圆被 Hold，就不能继续。 +- 接触过铜的晶圆盒，不能放上前段的设备。 + +以前很多确认靠人工核对，现在则写成系统规则，由系统自动挡下。人会疲倦、会分心，但系统每一次都会检查。 + +> [!TIP] +> **🔧 Know-how｜每一条防呆规则背后，通常都有一次事故** +> +> - **情境**：急件赶着出货，有人希望暂时跳过某个系统检查。 +> - **做法**：例外处理必须经过正式的申请和核准，并且留下记录，事后也要检讨规则是否需要调整。 +> - **为什么**：很多规则都是从过去的事故学来的。规则看起来麻烦，往往是因为它挡下的错误很少再发生，大家已经忘了它为什么存在。 +> - **没做会怎样**：同样的事故再次发生，而且因为规则被跳过，事后也很难追查。 +> - **相关章节**：[第 18 章 异常处理与工程变更](../../4-yield-and-quality/18-abnormality-handling/README.md) + +--- + +## 履历：每一片晶圆的完整记录 + +系统会为每一片晶圆留下完整的**履历**：经过哪些步骤、用了哪台设备和腔体、哪个 Recipe 版本、什么时间、测量结果是多少。 + +这些记录是整座工厂的记忆，用在很多地方： + +- 良率异常时，做共因分析，找出共同点，见[第 16 章](../../4-yield-and-quality/16-yield-analysis/README.md)。 +- 设备出问题时，找出受影响的范围，见[第 18 章](../../4-yield-and-quality/18-abnormality-handling/README.md)。 +- 客户回报问题时，从一颗芯片一路追溯到它的晶圆、批次和每一站的生产条件。 + +--- + +## 数据与智能制造 + +一座晶圆厂每天产生的数据量非常庞大，包括设备传感器的数据、测量结果、测试结果和生产记录。这些数据正被用来做更多事情： + +- **预测性维护**：从设备数据的变化，预测零件什么时候需要更换。 +- **虚拟测量**：根据设备在加工时的数据，推估测量结果，减少实际测量的次数。 +- **人工智能分析**：自动辨识晶圆图的形态、找出良率损失的原因。 +- **自动化派工**：根据实时状态，自动决定最佳的生产顺序。 + +> [!TIP] +> **🔧 Know-how｜系统停摆，工厂就停摆** +> +> - **情境**：MES 突然宕机。 +> - **做法**：核心系统采用冗余备份架构，系统的修改要经过完整测试，并安排在影响最小的时段上线；工厂也会事先准备系统停摆时的应急程序。 +> - **为什么**：晶圆的每一次进出站都要经过系统，系统一停，设备就算正常也无法继续生产。 +> - **没做会怎样**：整座工厂停线，正在等待的晶圆还可能因为超过 Q-Time 而需要返工或报废。 +> - **相关章节**：[第 9 章 清洗与污染控制](../../2-process-modules/09-cleaning/README.md) + +--- + +## 本章重点 + +1. 晶圆厂的复杂度远超过人力能掌握，每一个动作都由系统指挥和记录。 +2. MES 是核心，搭配设备自动化、搬运、派工、Recipe 管理和工艺控制等系统。 +3. 晶圆进站前，系统会检查步骤、设备、Recipe、Q-Time、Hold 和污染等级。 +4. 每片晶圆的完整履历，是良率分析、异常处理和客户追溯的基础。 +5. 工厂数据正被用在预测性维护、虚拟测量和人工智能分析上。 + +--- + +## 延伸阅读 + +- Heiko Meyer、Franz Fuchs、Klaus Thiel，《Manufacturing Execution Systems: Optimal Design, Planning, and Deployment》 +- Wallace J. Hopp、Mark L. Spearman，《Factory Physics》 +- SEMI 的设备通信相关标准（SECS/GEM） + +--- + +[← 上一章：第 22 章 最终测试与可靠性](../../5-backend/22-final-test-and-reliability/README.md) ｜ [目录](../../README.md) ｜ [下一章：第 24 章 工艺如何影响固件 →](../../6-beyond-the-fab/24-process-and-firmware/README.md) diff --git a/zh-CN/6-beyond-the-fab/24-process-and-firmware/README.md b/zh-CN/6-beyond-the-fab/24-process-and-firmware/README.md new file mode 100644 index 0000000..46ab705 --- /dev/null +++ b/zh-CN/6-beyond-the-fab/24-process-and-firmware/README.md @@ -0,0 +1,126 @@ + + +# 第 24 章　工艺如何影响固件：给软件与固件工程师的硬件真相 + +> 📍 **晶圆位置** +> +> - 前一站：芯片出货，装进了产品里 +> - **本章：芯片开始工作后，工艺如何影响固件和软件** +> - 下一站：旅程结束，附录有术语总表与延伸阅读 + +--- + +## 软件看不见的硬件真相 + +写固件或驱动程序的工程师，常常会遇到一些「规定」：存储器要定期刷新、要开 ECC、闪存要做磨损均衡、某颗芯片有一份长长的勘误清单。这些规定看起来像是硬件的脾气，其实大多来自工艺的物理限制。 + +本章把前面学到的工艺知识，和软件与固件工程师每天面对的问题连起来。 + +--- + +## DRAM 为什么要刷新 + +第 13 章提到，DRAM 用电容存放电荷，而电容会慢慢漏电。所以存储器控制器必须定期把每一行数据读出来再写回去，通常每几十毫秒就要把所有数据刷新一轮。 + +温度越高，漏电越快。所以在高温环境下，刷新的频率通常要提高。刷新期间存储器无法正常存取，也会消耗电力，所以刷新是 DRAM 性能和功耗的固定成本。 + +> [!NOTE] +> **📖 名词｜刷新（Refresh）** +> +> - **定义**：定期读出 DRAM 中的数据再写回，补充电容流失的电荷，避免数据消失。 +> - **现场用法**：「高温时刷新频率加倍，带宽会掉一些。」 +> - **相关名词**：DRAM、电容、数据保存时间、存储器控制器 +> - **常见混淆**：刷新是由存储器控制器和 DRAM 在后台自动进行的，不是操作系统或应用程序在做，但固件会设定相关的参数。 + +--- + +## Row Hammer：存储单元靠得太近 + +DRAM 的存储单元越做越密，相邻的单元之间也越容易互相干扰。研究人员在 2014 年公开发表：只要反复、快速地存取同一行存储器，就可能让**相邻行**的数据翻转，这个现象称为 **Row Hammer**。 + +这不只是可靠性问题，也是安全问题，因为攻击者可能利用它修改不该修改的数据。现在的 DRAM 和存储器控制器，都加入了检测与额外刷新相邻行的机制来防范。 + +--- + +## ECC：错误一定会发生 + +即使芯片完全正常，数据也可能偶尔出错。例如封装材料中微量的放射性物质，或来自宇宙射线的粒子，都可能打翻一个比特，这种错误称为**软错误**。再加上工艺变异造成的体质较弱的单元，错误是无法完全避免的。 + +> [!NOTE] +> **📖 名词｜ECC（Error Correction Code，纠错码）** +> +> - **定义**：在数据中加入额外的校验位，让系统能检测并更正少量的比特错误。 +> - **现场用法**：「这台服务器的存储器一定要开 ECC。」 +> - **相关名词**：软错误、比特翻转、奇偶校验 +> - **常见混淆**：ECC 有能力上限，只能更正一定数量的错误，错误太多时只能检测、无法更正。新一代 DRAM 芯片内部的 ECC，和系统层级的 ECC 也是两件不同的事。 + +--- + +## NAND Flash 的脾气 + +第 13 章介绍的 3D NAND，有几个来自物理的限制，每一个都对应到固件里的一项功能： + +| NAND 的物理限制 | 固件的对策 | +|---|---| +| 不能直接覆盖写入，必须先擦除；而且擦除的单位很大 | 闪存转换层（FTL）与垃圾回收 | +| 每次擦写都会让存储层耗损，次数有限 | 磨损均衡（Wear Leveling） | +| 出厂时就有坏块，使用中还会增加 | 坏块管理 | +| 电荷会慢慢流失，读取也会干扰相邻单元 | 强力 ECC、读取重试、定期搬移数据 | + +每个存储单元存的比特越多，代表要分辨的电荷状态越多、彼此的间隔越窄，可以擦写的次数就越少，需要的 ECC 也越强。这就是 SLC、MLC、TLC、QLC 等规格在耐用度上差异的来源。 + +--- + +## 每一颗芯片都不一样 + +工艺有变异，所以同一个设计做出来的芯片，速度和漏电都不完全相同。第 22 章提到的分级，就是因为这个原因。 + +有些芯片会在测试时，把每颗芯片的特性或校正值写进芯片内的熔丝，固件开机时读取这些数据，为每颗芯片设定最适合的电压和频率。芯片的温度和长期老化，也让固件需要做温度保护，并在规格中保留安全裕量。 + +> [!TIP] +> **🔧 Know-how｜固件里的「魔术数字」常常来自工艺** +> +> - **情境**：固件代码里有一些看不出道理的时序参数、电压值或等待时间。 +> - **做法**：修改之前，先找出这些数字的来源，例如芯片规格书、特性测量报告或厂商的建议值。 +> - **为什么**：这些数字通常是根据大量芯片在不同温度、电压下的实测结果订出来的，并且已经考虑了工艺变异和老化的裕量。 +> - **没做会怎样**：在实验室的几片样品上看起来没问题，量产后却在某些芯片、某些温度下出现难以重现的错误。 +> - **相关章节**：[第 22 章 最终测试与可靠性](../../5-backend/22-final-test-and-reliability/README.md) + +--- + +## Errata 与芯片改版 + +芯片量产后，仍可能发现设计上的错误。厂商会把已知的问题和建议的避开方法整理成**勘误表**（Errata），很多问题要靠固件或驱动程序绕过。 + +真正修正问题，则需要推出新版本的芯片，版本通常称为 **Stepping**。常见的命名惯例是：字母改变（例如 A 改成 B）代表底层的晶体管也有修改，需要重做大部分掩模版；数字改变（例如 A0 改成 A1）代表只修改上层的金属导线。实际规则依各公司而定。 + +> [!TIP] +> **🔧 Know-how｜只改金属层，修正又快又省** +> +> - **情境**：芯片发现一个设计错误，需要尽快推出修正版。 +> - **做法**：设计时预先在芯片各处埋入一些备用的逻辑门。发现错误后，只要修改上层几道金属层的掩模版，就能把这些备用逻辑门接进电路。工厂甚至可以先把一些晶圆停在金属层之前等待，修正版掩模版一到就继续生产。 +> - **为什么**：底层晶体管的掩模版最多、最贵，工艺时间也最长；只改上层金属，可以省下大量的成本和时间。 +> - **没做会怎样**：每一次修正都要从头重做，等待好几个月，成本也高出许多。 +> - **相关章节**：[第 11 章 走一遍完整的 CMOS 流程](../../3-integration/11-cmos-process-flow/README.md)、[第 18 章 异常处理与工程变更](../../4-yield-and-quality/18-abnormality-handling/README.md) + +--- + +## 本章重点 + +1. DRAM 的电容会漏电，所以必须定期刷新，温度越高刷新越频繁。 +2. 存储单元越密，越容易互相干扰，Row Hammer 是代表性的例子。 +3. 软错误无法完全避免，ECC 是重要的保护。 +4. NAND 的物理限制，对应到 FTL、磨损均衡、坏块管理和 ECC 等固件功能。 +5. 芯片改版时，只改金属层比重做全部掩模版快得多、也省得多。 + +--- + +## 延伸阅读 + +- Bruce Jacob、Spencer W. Ng、David T. Wang，《Memory Systems: Cache, DRAM, Disk》 +- Rino Micheloni、Luca Crippa、Alessia Marelli，《Inside NAND Flash Memories》 +- Yoongu Kim 等，〈Flipping Bits in Memory Without Accessing Them: An Experimental Study of DRAM Disturbance Errors〉，ISCA 2014 + +--- + +[← 上一章：第 23 章 工厂如何被系统管理](../../6-beyond-the-fab/23-fab-systems/README.md) ｜ [目录](../../README.md) ｜ [下一站：附录 A 术语总表 →](../../appendix/glossary.md) diff --git a/zh-CN/6-beyond-the-fab/README.md b/zh-CN/6-beyond-the-fab/README.md new file mode 100644 index 0000000..95367b5 --- /dev/null +++ b/zh-CN/6-beyond-the-fab/README.md @@ -0,0 +1,14 @@ + + +# 第 6 部　走出晶圆厂 + +最后从两个不同的角度，重新看一次整趟旅程：工厂的系统如何管理每一片晶圆，以及工艺的物理限制如何影响固件与软件。 + +| 章节 | 你会读到 | +|---|---| +| [第 23 章　工厂如何被系统管理](23-fab-systems/README.md) | MES、设备自动化、防呆与晶圆履历 | +| [第 24 章　工艺如何影响固件](24-process-and-firmware/README.md) | DRAM 刷新、Row Hammer、ECC、NAND 与芯片改版 | + +--- + +[← 第 5 部　后段：测试与封装](../5-backend/README.md) ｜ [目录](../README.md) ｜ [附录 →](../appendix/README.md) diff --git a/zh-CN/README.md b/zh-CN/README.md new file mode 100644 index 0000000..345bddb --- /dev/null +++ b/zh-CN/README.md @@ -0,0 +1,183 @@ + + +
+ +一片排满裸片的晶圆 + +# 半导体制造概论 + +**跟着一片晶圆，走完从沙子到芯片的旅程** + +🌐 **简体中文** ｜ [繁體中文](../zh-TW/README.md) ｜ [English](../en/README.md) ｜ [日本語](../ja/README.md) ｜ [한국어](../ko/README.md) ｜ [总览首页](../README.md) + +
+ +--- + +## 这本书在讲什么 + +一颗指甲大小的芯片上，有数十亿个晶体管。它们全部是在一片薄薄的硅晶圆上，经过数百到上千个步骤、花上好几个月「做」出来的。 + +这本书会跟着**一片晶圆**，从沙子开始，一站一站走进晶圆厂，经过光刻、薄膜、刻蚀、注入、研磨与金属化，再到测试、封装，最后变成可以装进手机和电脑的芯片。 + +书里不谈艰深的物理和公式，而是专注在三件事： + +- **流程**：每一步在做什么，为什么要这样做，顺序为什么这样排。 +- **名词**：中英对照，以及在晶圆厂里实际怎么使用这些词。 +- **Know-how**：教科书不太写、但在现场一定会遇到的事。 + +## 适合谁读 + +- 想知道芯片怎么做出来的理工背景读者，例如软件、固件、电机工程师与学生。 +- 准备进入半导体业的新人，想先熟悉制造流程和现场用语。 +- 已经在半导体业工作，但只熟悉自己负责的那一段，想看看全貌的人。 + +不需要半导体物理或化学背景，高中程度的理化知识就足够了。 + +## 每一章都有的三个小帮手 + +| 标示 | 内容 | +|---|---| +| 📍 晶圆位置 | 晶圆现在走到旅程的哪一站，前一站和下一站是什么 | +| 📖 名词框 | 定义、现场用法、相关名词，以及最容易搞混的地方 | +| 🔧 Know-how 框 | 现场的做法，以及「为什么要这样做、没做会怎样」 | + +例如第 4 章光刻里的一个 Know-how 框： + +> [!TIP] +> **🔧 Know-how｜光刻是「可以重来」的最后机会** +> +> - **情境**：检查发现图形尺寸或对准不合格。 +> - **做法**：把光刻胶全部去掉，重新涂布、曝光，这叫 **Rework**。 +> - **为什么**：这时晶圆上只多了一层光刻胶，底下的材料还没被动过。 +> - **没做会怎样**：一旦进入刻蚀，错误的图形就会永久刻进材料里，晶圆可能只能报废。 + +--- + +## 全书地图 + +```mermaid +flowchart LR + S["沙子"] --> W["空白晶圆
第 3 章"] + subgraph FAB["晶圆厂（第 4～18 章）"] + M["工艺模块
第 4～10 章"] --> Q["测量与控制
第 15～18 章"] + Q -- "下一层" --> M + end + W --> M + Q --> T["晶圆测试
第 19 章"] + T --> P["封装
第 20～21 章"] + P --> F["最终测试
第 22 章"] + F --> C["芯片出货"] +``` + +晶圆在晶圆厂里，会反复经过「铺材料、光刻、刻蚀或注入、清洗、测量」的循环，一层一层往上盖。第 11～14 章把这些模块串成完整的流程，第 23、24 章则从系统和固件的角度，重新看一次整趟旅程。 + +--- + +## 目录 + +### 第 0 部　开始之前 + +| 章节 | 你会读到 | +|---|---| +| [第 0 章　半导体制造全景](0-before-you-start/00-overview/README.md) | 一颗芯片从设计到出货的旅程，以及产业如何分工 | +| [第 1 章　晶圆厂如何运行](0-before-you-start/01-how-a-fab-works/README.md) | 洁净室、自动搬运、设备、厂务，以及工厂里的各种职务 | + +### 第 1 部　基础 + +| 章节 | 你会读到 | +|---|---| +| [第 2 章　从物理到晶体管](1-fundamentals/02-transistor-basics/README.md) | 半导体、掺杂、MOSFET 与 CMOS，只讲工艺需要的程度 | +| [第 3 章　从沙子到晶圆](1-fundamentals/03-sand-to-wafer/README.md) | 纯化、长晶、切片与抛光，做出一片完美的空白晶圆 | + +### 第 2 部　工艺模块 + +| 章节 | 你会读到 | +|---|---| +| [第 4 章　光刻](2-process-modules/04-lithography/README.md) | 掩模版、光刻胶与曝光机，把电路图「印」到晶圆上 | +| [第 5 章　薄膜](2-process-modules/05-thin-films/README.md) | 热氧化、CVD、PVD、ALD 与外延 | +| [第 6 章　刻蚀](2-process-modules/06-etching/README.md) | 干法刻蚀与湿法刻蚀、等离子体、选择比与终点检测 | +| [第 7 章　离子注入与热处理](2-process-modules/07-ion-implantation/README.md) | 剂量、能量、退火与热预算 | +| [第 8 章　CMP](2-process-modules/08-cmp/README.md) | 把晶圆磨平：抛光液、碟形凹陷、侵蚀与填充图形 | +| [第 9 章　清洗与污染控制](2-process-modules/09-cleaning/README.md) | RCA 清洗、Q-Time 与交叉污染 | +| [第 10 章　金属化](2-process-modules/10-metallization/README.md) | 接触孔、铜的大马士革工艺与低介电常数材料 | + +### 第 3 部　工艺集成 + +| 章节 | 你会读到 | +|---|---| +| [第 11 章　走一遍完整的 CMOS 流程](3-integration/11-cmos-process-flow/README.md) | FEOL、MOL、BEOL 与掩模版层数 | +| [第 12 章　先进晶体管结构](3-integration/12-advanced-transistors/README.md) | FinFET、GAA 与背面供电 | +| [第 13 章　存储器工艺](3-integration/13-memory/README.md) | DRAM、3D NAND 与 HBM | +| [第 14 章　「几纳米」是什么意思](3-integration/14-process-nodes/README.md) | 工艺节点、间距与晶体管密度 | + +### 第 4 部　质量与良率 + +| 章节 | 你会读到 | +|---|---| +| [第 15 章　测量与检测](4-yield-and-quality/15-metrology/README.md) | 膜厚、线宽、对准与缺陷检测，以及抽样 | +| [第 16 章　良率与失效分析](4-yield-and-quality/16-yield-analysis/README.md) | 晶圆图判读、共因分析与失效分析 | +| [第 17 章　工艺控制](4-yield-and-quality/17-process-control/README.md) | SPC、Cpk、R2R 与 FDC | +| [第 18 章　异常处理与工程变更](4-yield-and-quality/18-abnormality-handling/README.md) | OCAP、Hold、MRB 与变更管理 | + +### 第 5 部　后段：测试与封装 + +| 章节 | 你会读到 | +|---|---| +| [第 19 章　晶圆测试](5-backend/19-wafer-test/README.md) | WAT 与 CP，找出好的裸片 | +| [第 20 章　封装](5-backend/20-packaging/README.md) | 切割、引线键合、倒装芯片与常见的封装形式 | +| [第 21 章　先进封装](5-backend/21-advanced-packaging/README.md) | 2.5D、3D 堆叠、混合键合与 Chiplet | +| [第 22 章　最终测试与可靠性](5-backend/22-final-test-and-reliability/README.md) | 老化筛选、浴缸曲线、可靠性测试与失效机制 | + +### 第 6 部　走出晶圆厂 + +| 章节 | 你会读到 | +|---|---| +| [第 23 章　工厂如何被系统管理](6-beyond-the-fab/23-fab-systems/README.md) | MES、设备自动化、防呆与晶圆履历 | +| [第 24 章　工艺如何影响固件](6-beyond-the-fab/24-process-and-firmware/README.md) | DRAM 刷新、Row Hammer、ECC、NAND 与芯片改版 | + +### 附录 + +| 附录 | 你会读到 | +|---|---| +| [附录 A　术语总表](appendix/glossary.md) | 两百多个术语的中英对照与缩写，也是全书用词的依据 | +| [附录 B　现场行话](appendix/fab-jargon.md) | 晶圆厂里常听到的说法与例句 | +| [附录 C　延伸阅读](appendix/further-reading.md) | 教科书、产业标准与研讨会 | + +--- + +## 阅读路线 + +依序阅读是最完整的方式，但你也可以依照自己的需要，选一条路线开始： + +| 路线 | 建议章节 | +|---|---| +| 🚀 快速认识全貌 | 第 0、1、11、14 章 | +| 💻 软件与固件工程师 | 第 0、2、11、13、14、22、23、24 章 | +| 🏭 准备进入半导体业 | 依序读完全书，特别留意第 1、11、15～18 章与附录 B | +| 📦 对封装与测试有兴趣 | 第 0、11、19～22 章 | + +--- + +## 参与这个项目 + +这本书是开放的项目，欢迎一起把它变得更好： + +- **发现错误**：请到本项目的 [Issues](https://github.com/chenwei810/Semiconductor_Manufacturing_Introduction/issues) 页面，使用「勘误回报」模板告诉我们。 +- **补充内容或图片**：请先阅读[贡献指南](../CONTRIBUTING.md)和[写作规范](../STYLE_GUIDE.md)。 +- **翻译成其他语言**：请阅读[翻译指南](../TRANSLATIONS.md)。 + +如果这本书对你有帮助，欢迎按下右上角的 ⭐ Star，让更多人看到它。 + +--- + +## 免责声明 + +- 本书内容整理自公开数据与业界通用的知识，不包含任何公司的机密信息、特定工艺参数或内部作业流程。 +- 本书与任何半导体公司都没有隶属关系，书中使用的都是业界通用的技术名称。 +- 书中的数字多半是量级或概略值，实际数值依工艺、产品与公司而不同。 +- 内容如有错误或过时之处，欢迎通过 Issue 指正。 + +## 授权 + +本书的文字与图片采用 [创用 CC 姓名标示－非商业性－相同方式分享 4.0 国际](../LICENSE)（CC BY-NC-SA 4.0）授权。只要注明出处、不用于商业目的，并以相同的授权方式分享，就可以自由转载、改编与翻译。 diff --git a/zh-CN/appendix/README.md b/zh-CN/appendix/README.md new file mode 100644 index 0000000..551fb68 --- /dev/null +++ b/zh-CN/appendix/README.md @@ -0,0 +1,13 @@ + + +# 附录 + +| 附录 | 你会读到 | +|---|---| +| [附录 A　术语总表](glossary.md) | 两百多个术语的中英对照与缩写，也是全书用词的依据 | +| [附录 B　现场行话](fab-jargon.md) | 晶圆厂里常听到的说法与例句 | +| [附录 C　延伸阅读](further-reading.md) | 教科书、产业标准与研讨会 | + +--- + +[← 第 6 部　走出晶圆厂](../6-beyond-the-fab/README.md) ｜ [目录](../README.md) diff --git a/zh-CN/appendix/fab-jargon.md b/zh-CN/appendix/fab-jargon.md new file mode 100644 index 0000000..05512b7 --- /dev/null +++ b/zh-CN/appendix/fab-jargon.md @@ -0,0 +1,89 @@ + + +# 附录 B　现场行话 + +晶圆厂的日常沟通，常常是中文夹杂英文术语，例如「这批 Q-Time 快到了，先跑它」。刚入行的人第一次听到，常常一头雾水。 + +本附录收录晶圆厂里常听到的说法，并附上例句。各公司的习惯用语不完全相同，本附录保留原作的现场行话；不同地区与工厂可能使用不同称呼，不能据此认为所有说法在中国大陆通用。正式的术语定义请见[附录 A 术语总表](glossary.md)。 + +--- + +## 晶圆与批次 + +| 行话 | 意思 | 例句 | +|---|---|---| +| Lot | 一批晶圆，最多 25 片 | 「这个 Lot 今天要出货。」 | +| 投片（Wafer Start） | 把空白晶圆投入生产 | 「这个月的投片量增加了。」 | +| Fab Out | 晶圆完成前段工艺，离开晶圆厂 | 「这批预计下周 Fab Out。」 | +| Hot Lot | 优先生产的急件 | 「这批是 Hot Lot，到站先跑。」 | +| Split | 把一批晶圆分成几组，做不同条件 | 「这批要 Split 成三组条件。」 | +| Merge | 把分开的晶圆合回同一批 | 「实验做完就 Merge 回去。」 | +| Bank | 让晶圆暂停在某个步骤等待 | 「这批先 Bank 在金属层前面。」 | +| WIP | 还在生产线上的晶圆 | 「黄光前面的 WIP 堆太多了。」 | +| Move | 一段时间内晶圆完成的步骤数，用来衡量产出 | 「今天全厂的 Move 有达标吗？」 | +| 控片 | 用来检查设备状态的测试晶圆（Monitor Wafer） | 「先跑一片控片确认膜厚。」 | +| 挡片 | 用来填补空位或调整设备的晶圆（Dummy Wafer） | 「炉管空位记得补挡片。」 | +| 破片 | 晶圆破裂 | 「机械臂取片时破片了。」 | + +--- + +## 设备 + +| 行话 | 意思 | 例句 | +|---|---|---| +| Recipe | 设备执行工艺用的参数组合 | 「这道的 Recipe 换新版本了。」 | +| PM | 定期保养 | 「这台今天下午排 PM。」 | +| Down（Down 机） | 设备故障或停用 | 「刻蚀机 Down 了，已经通知 EE。」 | +| 复机 | 设备修好、恢复生产 | 「这台预计晚上复机。」 | +| Qual | 确认设备状态合格的验证 | 「PM 完要先 Qual 过才能跑货。」 | +| Seasoning | 保养后先跑挡片，让腔体稳定 | 「先 Season 二十片挡片。」 | +| Chamber | 设备中实际做工艺的腔体 | 「这片是在 B 腔做的。」 | +| Idle | 设备闲置、没有晶圆可跑 | 「这台 Idle 很久了。」 | +| 绑机（Dedication） | 指定晶圆只能在特定设备上做 | 「这层要绑同一台曝光机。」 | +| Load Port | 设备前方放晶圆盒的平台 | 「Load Port 读不到 FOUP 的编号。」 | + +--- + +## 系统与流程 + +| 行话 | 意思 | 例句 | +|---|---|---| +| 进站（Track-in） | 在系统上登记开始加工 | 「货放上去记得先进站。」 | +| 出站（Track-out） | 在系统上登记完成加工 | 「设备跑完了，记得出站。」 | +| Hold | 暂停晶圆或设备的生产 | 「这批被 Hold 了，原因是 Q-Time 超过。」 | +| Release | 解除 Hold，放行继续生产 | 「工程师确认没问题，可以 Release。」 | +| Q-Time | 两站之间允许等待的时间 | 「这批 Q-Time 快到了，先跑它。」 | +| 派工 | 决定设备下一批要跑哪一批晶圆 | 「派工系统把这批排在最前面。」 | +| 跑货 | 让产品晶圆在设备上生产 | 「这台现在可以跑货了吗？」 | +| 账实不符 | 系统记录和实际状况不一致 | 「系统显示已出站，晶圆却还在设备里，账实不符。」 | + +--- + +## 质量与异常 + +| 行话 | 意思 | 例句 | +|---|---|---| +| OOC | 数据超出控制限 | 「这点 OOC 了，照 OCAP 处理。」 | +| OOS | 数据超出规格 | 「膜厚 OOS，要开 MRB。」 | +| Rework | 重新制作，主要用在光刻 | 「ADI 没过，要 Rework。」 | +| Scrap | 报废 | 「这片破片了，只能 Scrap。」 | +| Excursion | 突发的质量异常事件 | 「昨天那次缺陷的 Excursion 影响了三批。」 | +| MRB | 跨部门判定不合格品处置的会议 | 「这批要开 MRB 决定。」 | +| Map | 晶圆图 | 「看一下这片的 Map 有没有刮痕。」 | +| Particle | 微粒 | 「这片的 Particle 数超标。」 | + +--- + +## 区域与人 + +| 行话 | 意思 | 例句 | +|---|---|---| +| 黄光 | 光刻区，因照明是黄色而得名 | 「这批卡在黄光。」 | +| 炉管 | 氧化、退火等批式高温设备的区域 | 「炉管今天组批比较慢。」 | +| Wet | 湿法清洗与湿法刻蚀区 | 「这道要先到 Wet 洗一下。」 | +| PE、EE、PIE、YE | 工艺、设备、工艺集成、良率工程师 | 「这个问题要找 PIE 判断。」 | +| 交接 | 换班时说明设备与晶圆的状况 | 「交接时要讲清楚这台还在观察。」 | + +--- + +[← 附录 A 术语总表](glossary.md) ｜ [目录](../README.md) ｜ [附录 C 延伸阅读 →](further-reading.md) diff --git a/zh-CN/appendix/further-reading.md b/zh-CN/appendix/further-reading.md new file mode 100644 index 0000000..142bced --- /dev/null +++ b/zh-CN/appendix/further-reading.md @@ -0,0 +1,107 @@ + + +# 附录 C　延伸阅读 + +本附录整理书中各章引用的参考资料，以及想深入了解时可以参考的书籍、标准与研讨会。这些资料大多是英文，阅读时可以搭配[附录 A 术语总表](glossary.md)。 + +--- + +## 入门与综合 + +| 资料 | 说明 | 相关章节 | +|---|---|---| +| Peter Van Zant，《Microchip Fabrication: A Practical Guide to Semiconductor Processing》 | 涵盖整个制造流程的经典入门书 | 全书 | +| Hong Xiao，《Introduction to Semiconductor Manufacturing Technology》 | 以工艺模块为架构，图解清楚 | 第 2 部 | +| Michael Quirk、Julian Serda，《Semiconductor Manufacturing Technology》 | 偏重实务与设备，适合准备入行的读者 | 全书 | +| James D. Plummer、Michael D. Deal、Peter B. Griffin，《Silicon VLSI Technology: Fundamentals, Practice, and Modeling》 | 理论较深，第 2 章完整介绍一条 CMOS 流程 | 第 2、3 部 | + +## 器件物理 + +| 资料 | 说明 | 相关章节 | +|---|---|---| +| S. M. Sze、M. K. Lee，《Semiconductor Devices: Physics and Technology》 | 半导体器件的标准教科书 | 2、12 | +| IEEE IRDS（International Roadmap for Devices and Systems），More Moore 章节 | 晶体管与工艺微缩的发展路线图 | 12、14 | + +## 工艺模块与测量 + +| 资料 | 说明 | 相关章节 | +|---|---|---| +| Chris Mack，《Fundamental Principles of Optical Lithography》 | 光刻原理 | 4 | +| Karen A. Reinhardt、Werner Kern 编，《Handbook of Silicon Wafer Cleaning Technology》 | 晶圆清洗技术手册 | 9 | +| Alain C. Diebold 编，《Handbook of Silicon Semiconductor Metrology》 | 测量技术手册 | 15 | + +## 良率、统计与工艺控制 + +| 资料 | 说明 | 相关章节 | +|---|---|---| +| Gary S. May、Costas J. Spanos，《Fundamentals of Semiconductor Manufacturing and Process Control》 | 良率、统计与工艺控制 | 16、17、18 | +| Douglas C. Montgomery，《Introduction to Statistical Quality Control》 | 统计质量控制的标准教科书 | 17 | +| EDFAS／ASM International，《Microelectronics Failure Analysis Desk Reference》 | 失效分析的技术手册 | 16 | + +## 测试、封装与可靠性 + +| 资料 | 说明 | 相关章节 | +|---|---|---| +| Michael L. Bushnell、Vishwani D. Agrawal，《Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI Circuits》 | 芯片测试 | 19 | +| Rao R. Tummala，《Fundamentals of Microsystems Packaging》 | 封装基础 | 20 | +| John H. Lau，《Semiconductor Advanced Packaging》 | 先进封装 | 21 | +| J. W. McPherson，《Reliability Physics and Engineering: Time-To-Failure Modeling》 | 可靠性物理与寿命模型 | 22 | + +## 存储器与固件 + +| 资料 | 说明 | 相关章节 | +|---|---|---| +| Rino Micheloni、Luca Crippa、Alessia Marelli，《Inside NAND Flash Memories》 | NAND Flash 的结构与操作 | 13、24 | +| Bruce Jacob、Spencer W. Ng、David T. Wang，《Memory Systems: Cache, DRAM, Disk》 | 存储器系统 | 13、24 | +| Yoongu Kim 等，〈Flipping Bits in Memory Without Accessing Them: An Experimental Study of DRAM Disturbance Errors〉，ISCA 2014 | 首次系统性揭露 Row Hammer 的论文 | 24 | + +## 工厂运行与系统 + +| 资料 | 说明 | 相关章节 | +|---|---|---| +| Wallace J. Hopp、Mark L. Spearman，《Factory Physics》 | 生产周期、在制品与产能的基本观念 | 1、23 | +| Heiko Meyer、Franz Fuchs、Klaus Thiel，《Manufacturing Execution Systems: Optimal Design, Planning, and Deployment》 | 制造执行系统 | 23 | + +## 产业与历史 + +| 资料 | 说明 | +|---|---| +| Chris Miller，《Chip War: The Fight for the World's Most Critical Technology》（繁体中文版书名《晶片戰爭》） | 半导体产业的发展史 | + +--- + +## 产业标准 + +| 标准 | 内容 | 相关章节 | +|---|---|---| +| ISO 14644-1 | 洁净室的等级分类 | 1 | +| SEMI E10 | 设备可靠性、可用率与状态的定义 | 1、23 | +| SEMI E5、E30、E37 | 设备通信标准（SECS-II、GEM、HSMS） | 23 | +| IPC/JEDEC J-STD-020 | 封装的湿度敏感等级分类 | 20 | +| IPC/JEDEC J-STD-033 | 湿度敏感器件的包装、运送与使用 | 20 | +| JEDEC J-STD-046 | 产品与工艺变更的客户通知 | 18 | +| JEDEC JESD47 | 集成电路的可靠性验证 | 22 | +| AEC-Q100 | 车用集成电路的可靠性验证 | 22 | + +## 研讨会 + +想知道最新的技术进展，可以关注以下研讨会发表的论文： + +| 研讨会 | 主题 | +|---|---| +| IEEE IEDM（International Electron Devices Meeting） | 晶体管与器件技术 | +| Symposium on VLSI Technology and Circuits | 先进工艺与电路 | +| SPIE Advanced Lithography + Patterning | 光刻与图形化技术 | +| IEEE ECTC（Electronic Components and Technology Conference） | 封装技术 | +| IEEE IRPS（International Reliability Physics Symposium） | 可靠性物理 | +| ISTFA（International Symposium for Testing and Failure Analysis） | 测试与失效分析 | + +## 网站 + +| 网站 | 说明 | 相关章节 | +|---|---|---| +| WikiChip | 工艺节点与芯片架构的整理 | 14 | + +--- + +[← 附录 B 现场行话](fab-jargon.md) ｜ [目录](../README.md) diff --git a/zh-CN/appendix/glossary.md b/zh-CN/appendix/glossary.md new file mode 100644 index 0000000..9b5919c --- /dev/null +++ b/zh-CN/appendix/glossary.md @@ -0,0 +1,264 @@ + + +# 附录 A　术语总表 + +本表收录书中出现的主要术语，依英文字母排序。「章节」栏是该术语主要出现或说明的章节编号。 + +这份术语表也是全书用词的**单一来源**：撰写或翻译时，请以本表的用词为准。新增语言时，在表格中加上该语言的栏位即可，详见 [TRANSLATIONS.md](../../TRANSLATIONS.md)。 + + +本版统一用语：电路单元的 Die 称“裸片”，多晶材料中不同取向的小晶体仍称“晶粒”，两者不可混用。“小芯片”也称“芯粒”；“控片、挡片、黄光、防呆”等现场行话及常用英文缩写保留。材料接触处称“界面”，硬件或软件的连接规范称“接口”。 + +想知道现场怎么讲这些词，可以参考[附录 B 现场行话](fab-jargon.md)。 + +| 英文 | 缩写 | 简体中文 | 繁體中文 | 说明 | 章节 | +| --- | --- | --- | --- | --- | --- | +| Activation | — | 激活 | 活化 | 通过退火让注入的杂质原子进入晶格位置、开始导电 | 7 | +| Advanced Process Control | APC | 先进工艺控制 | 先進製程控制 | R2R、FDC 等自动化工艺控制方法的统称 | 17 | +| After Develop Inspection | ADI | 显影后检查 | 顯影後檢查 | 光刻完成后测量线宽、对准与缺陷 | 4 | +| After Etch Inspection | AEI | 刻蚀后检查 | 蝕刻後檢查 | 刻蚀完成后测量线宽与缺陷 | 6 | +| Alignment Mark | — | 对准标记 | 對準記號 | 前一层留下、供曝光机确认位置的图形 | 4、15 | +| Angstrom | Å | 埃 | 埃 | 0.1 纳米，部分新世代节点的命名单位 | 14 | +| Anisotropic | — | 各向异性 | 非等向 | 主要往单一方向进行的刻蚀 | 6 | +| Anneal | — | 退火 | 退火 | 加热修复晶格并激活杂质 | 7 | +| Ashing | — | 去光刻胶（灰化） | 去光阻（灰化） | 用氧等离子体去除光刻胶 | 6 | +| Aspect Ratio | — | 深宽比 | 深寬比 | 孔洞或沟槽的深度与宽度之比 | 6、13 | +| Atomic Layer Deposition | ALD | 原子层沉积 | 原子層沉積 | 一次只长一层原子、极均匀的沉积方法 | 5 | +| Automated Material Handling System | AMHS | 自动物料搬运系统 | 自動物料搬運系統 | 由天车与自动存储设备组成，自动搬运晶圆盒 | 1、23 | +| Back End of Line | BEOL | 后段工艺 | 後段製程 | 晶圆厂内制作多层金属导线的阶段 | 11 | +| Backside Power Delivery | — | 背面供电 | 背面供電 | 把电源导线做在晶圆背面 | 12 | +| Bad Block Management | — | 坏块管理 | 壞區塊管理 | 标记并避开 NAND 中无法使用的块 | 24 | +| Ball Grid Array | BGA | 球栅阵列 | 球柵陣列 | 底部布满锡球的封装形式 | 20 | +| Barrier Layer | — | 阻挡层 | 阻障層 | 防止铜扩散到绝缘层与硅中的薄层 | 10 | +| Batch Tool | — | 批式设备 | 批次式機台 | 一次处理多片晶圆的设备，例如炉管 | 1、5 | +| Bathtub Curve | — | 浴缸曲线 | 浴缸曲線 | 失效率随时间变化的曲线，两端高、中间低 | 22 | +| Bias Temperature Instability | BTI | 偏置温度不稳定性 | 偏壓溫度不穩定性 | 高温与电压让 Vt 随时间漂移 | 22 | +| Bin | — | 分类 | 分類 | 测试后依结果把裸片分成的类别 | 19 | +| Binning | — | 分级 | 分級 | 依速度或功耗把同一种芯片分成不同等级 | 22、24 | +| Bit Line | — | 位线 | 位元線 | 存储阵列中负责读写数据的导线 | 13 | +| Bond Pad | Pad | 焊盘 | 焊墊 | 芯片上供测试探针与封装连接的金属连接点 | 11、19、20 | +| Bump | — | 凸块 | 凸塊 | 倒装芯片封装中连接裸片与基板的金属凸点 | 20、21 | +| Burn-in | — | 老化筛选 | 預燒 | 在高温与较高电压下运行，筛除早期失效 | 22 | +| Cap Layer | — | 覆盖层 | 覆蓋層 | 铜 CMP 后盖在铜表面、防止氧化与扩散的薄膜 | 10 | +| CD-SEM | — | 线宽测量电子显微镜 | 線寬量測電子顯微鏡 | 用电子显微镜从上方测量线宽 | 15 | +| Chamber | — | 腔体 | 腔體 | 设备中实际进行工艺的密闭空间 | 6 | +| Channel | — | 沟道 | 通道 | 晶体管中源极与漏极之间、受栅极控制的区域 | 2 | +| Channel Hole | — | 沟道孔 | 通道孔 | 3D NAND 中贯穿整个堆叠的垂直孔 | 13 | +| Channeling | — | 沟道效应 | 通道效應 | 离子沿着晶格的空隙钻得太深的现象 | 7 | +| Chemical Mechanical Planarization | CMP | 化学机械抛光 | 化學機械研磨 | 结合化学与机械作用，把表面磨平或去除多余材料 | 8 | +| Chemical Vapor Deposition | CVD | 化学气相沉积 | 化學氣相沉積 | 让气体在晶圆表面反应形成薄膜 | 5 | +| Chip Probing | CP | 晶圆探针测试 | 晶圓針測 | 在晶圆上逐颗测试裸片的功能 | 19 | +| Chiplet | — | 芯粒（小芯片） | 小晶片 | 把大型芯片拆成多颗功能独立的小芯片 | 21 | +| Cleanroom | — | 洁净室 | 無塵室（潔淨室） | 严格控制微粒与环境的生产空间 | 1 | +| Commonality Analysis | — | 共因分析 | 共通性分析 | 找出异常晶圆共同经过的设备、腔体或时间 | 16、23 | +| Complementary Metal-Oxide-Semiconductor | CMOS | 互补金属氧化物半导体 | 互補式金屬氧化物半導體 | NMOS 与 PMOS 成对使用的电路技术 | 2、11 | +| Contact | — | 接触孔 | 接觸窗 | 连接晶体管与第一层金属的金属孔 | 10、11 | +| Contacted Poly Pitch | CPP | 栅极间距 | 閘極間距 | 相邻两个栅极之间的距离 | 14 | +| Control Limit | — | 控制限 | 管制界限 | 根据工艺平常的表现算出的范围，用来判断工艺是否异常 | 17 | +| Critical Dimension | CD | 关键尺寸 | 關鍵尺寸 | 图形最需要控制的尺寸，例如线宽 | 4、15 | +| Cycle Time | — | 生产周期 | 生產週期 | 一批晶圆从投片到完成所需的时间 | 1、11 | +| Czochralski Method | CZ | 直拉法 | 柴可拉斯基長晶法 | 从熔融硅中拉出单晶晶棒的方法 | 3 | +| Damascene | — | 大马士革工艺 | 大馬士革製程 | 先挖沟、再填金属、最后研磨的导线做法 | 10 | +| Days per Mask Layer | — | 每层掩模版天数 | 每層光罩天數 | 生产周期除以掩模版层数，用来比较生产效率 | 11 | +| Deep Ultraviolet | DUV | 深紫外光 | 深紫外光 | 248 nm 与 193 nm 的光刻光源 | 4 | +| Defect | — | 缺陷 | 缺陷 | 晶圆上任何不该出现的异常 | 15 | +| Defect Review | — | 复检 | 複檢 | 用电子显微镜拍摄缺陷近照并分类 | 15 | +| Design of Experiments | DOE | 实验设计 | 實驗設計 | 系统化地同时改变多个因子，找出最佳条件 | 17 | +| Design-Technology Co-Optimization | DTCO | 设计与工艺协同优化 | 設計與製程共同最佳化 | 同时调整设计与工艺，提升密度与性能 | 14 | +| Develop | — | 显影 | 顯影 | 用显影液溶掉不要的光刻胶，让图形出现 | 4 | +| Dicing | — | 切割 | 切割 | 沿着切割道把晶圆切成裸片 | 20 | +| Die | — | 裸片 | 晶粒 | 晶圆上一个个相同的电路单元 | 0 | +| Dishing | — | 碟形凹陷 | 碟化 | 宽金属导线中央被磨得凹陷 | 8 | +| Doping | — | 掺杂 | 摻雜 | 刻意加入少量元素，改变半导体的导电特性 | 2 | +| Dose | — | 剂量 | 劑量 | 离子注入时单位面积注入的原子数量 | 7 | +| Drain | — | 漏极 | 汲極 | 晶体管中电流流出的一端 | 2 | +| Dry Etch | — | 干法刻蚀 | 乾蝕刻 | 用等离子体进行的刻蚀 | 6 | +| Dummy Fill | — | 填充图形 | 假圖形 | 为了让图形密度均匀而加入的不通电图形 | 8 | +| Dummy Wafer | — | 挡片 | 擋片 | 用来填补设备空位或调整设备状态的非产品晶圆 | 3 | +| Dynamic Random Access Memory | DRAM | 动态随机存储器 | 動態隨機存取記憶體 | 以电容存放电荷、需要定期刷新的存储器 | 13、24 | +| Early Failure | — | 早期失效 | 早期失效 | 使用初期就发生的失效，可用老化筛选筛除 | 22 | +| Electromigration | EM | 电迁移 | 電遷移 | 电流长期推动金属原子，造成导线断裂 | 10、22 | +| Electroplating | — | 电镀 | 電鍍 | 在电镀液中让金属沉积到晶圆上 | 10 | +| Electrostatic Discharge | ESD | 静电放电 | 靜電放電 | 静电瞬间放电造成的损伤，也是可靠性测试项目 | 22 | +| Endpoint Detection | — | 终点检测 | 終點偵測 | 判断刻蚀或研磨是否到达目标的方法 | 6、8 | +| Engineering Change Notice | ECN | 工程变更通知 | 工程變更通知 | 工厂内部的变更申请与审核流程 | 18 | +| Epitaxy | — | 外延 | 磊晶 | 长出延续底层晶格的单晶薄膜 | 5、12 | +| Erosion | — | 侵蚀 | 侵蝕 | 导线密集的整个区域被磨得比周围低 | 8 | +| Errata | — | 勘误表 | 勘誤表 | 芯片已知问题与避开方法的清单 | 24 | +| Error Correction Code | ECC | 纠错码 | 錯誤更正碼 | 检测并更正少量比特错误的编码 | 24 | +| Etch Rate | — | 刻蚀速率 | 蝕刻率 | 单位时间内刻蚀的深度 | 6 | +| Etch Stop Layer | — | 刻蚀停止层 | 蝕刻停止層 | 让刻蚀停在正确位置的耐刻蚀薄层 | 5、6 | +| Exposure Field | Shot | 曝光区 | 曝光區 | 曝光机一次曝光的区域 | 4、16 | +| Extreme Ultraviolet | EUV | 极紫外光 | 極紫外光 | 波长 13.5 nm 的光刻光源 | 4 | +| Fab | — | 晶圆厂 | 晶圓廠 | 制造晶圆的工厂 | 1 | +| Fabless | — | IC 设计公司 | IC 設計公司 | 只设计芯片、没有自己工厂的公司 | 0 | +| Failure Analysis | FA | 失效分析 | 故障分析 | 找出芯片失效位置与原因的分析 | 16 | +| Failures In Time | FIT | — | — | 每十亿个器件小时中发生的失效次数 | 22 | +| Fan-Out Packaging | — | 扇出型封装 | 扇出型封裝 | 用重布线层把连接点扩展到裸片范围外的封装 | 21 | +| Fault Detection and Classification | FDC | 故障检测与分类 | 錯誤偵測與分類 | 实时监控设备传感器数据、检测异常的系统 | 17 | +| Fin Field-Effect Transistor | FinFET | 鳍式场效应晶体管 | 鰭式場效電晶體 | 栅极从三面包覆鳍状沟道的晶体管 | 12 | +| Final Test | FT | 最终测试 | 最終測試 | 封装后、出货前的功能与电学特性测试 | 22 | +| Flash Translation Layer | FTL | 闪存转换层 | 快閃記憶體轉換層 | 管理 NAND 逻辑地址与物理地址对应的固件 | 24 | +| Flip Chip | — | 倒装芯片 | 覆晶 | 裸片正面朝下，以凸块直接连接基板 | 20 | +| Focused Ion Beam | FIB | 聚焦离子束 | 聚焦離子束 | 在指定位置精准切割的分析工具 | 16 | +| Foundry | — | 晶圆代工 | 晶圓代工 | 替客户制造芯片的商业模式 | 0 | +| Front End of Line | FEOL | 前段工艺 | 前段製程 | 晶圆厂内制作晶体管的阶段 | 11 | +| Front Opening Unified Pod | FOUP | 前开式晶圆传送盒 | 前開式晶圓傳送盒 | 300 mm 晶圆的密封搬运盒，最多装 25 片 | 1 | +| Furnace | — | 炉管 | 爐管 | 用于氧化、退火与部分 CVD 的高温批式设备 | 5、7 | +| Fuse | — | 熔丝 | 熔絲 | 用来切换备用电路或记录芯片数据的可编程器件 | 13、19、24 | +| Future Hold | — | 预约 Hold | 預約 Hold | 让晶圆走到指定步骤时自动被挡下 | 18 | +| Garbage Collection | — | 垃圾回收 | 垃圾回收 | NAND 固件整理无效数据、回收可用空间的机制 | 24 | +| Gate | — | 栅极 | 閘極 | 控制晶体管开关的电极 | 2 | +| Gate Oxide | — | 栅极氧化层 | 閘極氧化層 | 栅极与沟道之间的薄绝缘层 | 2 | +| Gate-All-Around | GAA | 全环绕栅 | 環繞式閘極 | 栅极从四面包覆沟道的晶体管结构 | 12 | +| Half Pitch | — | 半间距 | 半間距 | 间距的一半 | 14 | +| Handler | — | 测试分选机 | 分類機 | 最终测试时搬运并分类封装芯片的设备 | 22 | +| Hard Mask | — | 硬掩模 | 硬遮罩 | 比光刻胶更耐刻蚀的掩模薄膜 | 5 | +| High Bandwidth Memory | HBM | 高带宽存储器 | 高頻寬記憶體 | 以 TSV 堆叠多颗 DRAM 的存储器 | 13、21 | +| High Temperature Operating Life | HTOL | 高温工作寿命测试 | 高溫操作壽命測試 | 在高温下长时间通电运行的可靠性测试 | 22 | +| High-k Metal Gate | HKMG | 高介电常数金属栅极 | 高介電常數金屬閘極 | 高介电常数绝缘层搭配金属栅极的结构 | 11、12 | +| Highly Accelerated Stress Test | HAST | 高加速应力测试 | 高加速溫濕度測試 | 以高温、高湿与加压加速湿气入侵的可靠性测试 | 22 | +| Hold | — | 扣留 | 扣留 | 暂停晶圆或设备的生产，现场直接说 Hold | 18 | +| Hot Carrier Injection | HCI | 热载流子注入 | 熱載子注入 | 高能量电子进入栅极绝缘层，造成晶体管老化 | 22 | +| Hot Lot | — | 急件 | 急件 | 被设定为优先生产的批次 | 1 | +| Hybrid Bonding | — | 混合键合 | 混合鍵合 | 铜连接点与绝缘层同时直接键合的芯片堆叠技术 | 21 | +| Immersion Lithography | — | 浸没式光刻 | 浸潤式微影 | 在镜头与晶圆之间加水，提升分辨能力 | 4 | +| Ingot | — | 晶棒 | 晶棒 | 长晶拉出的圆柱状单晶硅 | 3 | +| Inner Spacer | — | 内侧墙 | 內側間隔物 | GAA 结构中隔开栅极与源极、漏极的内部绝缘层 | 12 | +| Inspection | — | 检测 | 檢測 | 在晶圆上寻找缺陷 | 15 | +| Integrated Device Manufacturer | IDM | 集成器件制造商 | 整合元件製造廠 | 自行设计、制造与销售芯片的公司 | 0 | +| Interlock | — | 联锁（防错） | 防呆 | 让错误操作无法发生的系统检查规则 | 23 | +| Interposer | — | 中介层 | 中介層 | 连接多颗芯片与封装基板的转接板 | 21 | +| Ion Implantation | — | 离子注入 | 離子佈植 | 把杂质离子加速后射入硅中 | 7 | +| Isotropic | — | 各向同性 | 等向 | 往各方向速度相同的刻蚀 | 6 | +| Killer Defect | — | 致命缺陷 | 致命缺陷 | 会造成芯片失效的缺陷 | 15、16 | +| Known Good Die | KGD | 已知良好裸片 | 已知良好晶粒 | 经过测试确认良好的裸片 | 19、21 | +| Leadframe | — | 引线框架 | 導線架 | 承载裸片并提供外部引脚的金属框架 | 20 | +| Lithography | — | 光刻 | 微影 | 用光把掩模版图形转移到光刻胶上的工艺，现场常叫黄光 | 4 | +| Load Port | — | 晶圆盒装载口 | 晶圓盒裝載埠 | 设备前方放置晶圆盒的平台 | 1 | +| Loading Effect | — | 负载效应 | 負載效應 | 图形疏密不同，造成刻蚀速度不同 | 6 | +| Lot | — | 批 | 批 | 一起生产的一组晶圆，最多 25 片 | 0 | +| Lot History | — | 履历 | 履歷 | 晶圆经过的步骤、设备、时间与测量结果的完整记录 | 16、18、23 | +| Low Pressure CVD | LPCVD | 低压化学气相沉积 | 低壓化學氣相沉積 | 靠高温提供能量、薄膜质量好的 CVD | 5 | +| Low-k Dielectric | Low-k | 低介电常数材料 | 低介電常數材料 | 用来降低导线之间干扰的绝缘材料 | 10 | +| Manufacturing Execution System | MES | 制造执行系统 | 製造執行系統 | 管理生产现场、记录晶圆状态与历程的核心系统 | 23 | +| Mask / Reticle | — | 掩模版 | 光罩 | 带有一层电路图形的石英板 | 4 | +| Material Review Board | MRB | 物料审查会议 | 物料審查會議 | 跨部门判定不合格品处置方式的会议 | 18 | +| Mature Node | — | 成熟工艺 | 成熟製程 | 已量产多年、成本较低的工艺世代 | 14 | +| Metal-Oxide-Semiconductor Field-Effect Transistor | MOSFET | 金属氧化物半导体场效应晶体管 | 金屬氧化物半導體場效電晶體 | 以栅极电压控制沟道导通的晶体管 | 2 | +| Metrology | — | 测量 | 量測 | 测量膜厚、线宽等具体数值 | 15 | +| Micro Bump | — | 微凸块 | 微凸塊 | 间距约数十微米的细小凸块，用于芯片堆叠 | 13、21 | +| Middle of Line | MOL | 中段工艺 | 中段製程 | 把晶体管接到金属层的阶段 | 11 | +| Mini-environment | — | 微环境（迷你环境） | 迷你環境 | 只让晶圆所在的小空间维持极高洁净度的设计 | 1 | +| Minimum Metal Pitch | MMP | 最小金属间距 | 最小金屬間距 | 最密集那层金属导线的间距 | 14 | +| Moisture Sensitivity Level | MSL | 湿度敏感等级 | 濕度敏感等級 | 依封装对湿气的敏感程度所做的分级 | 20 | +| Monitor Wafer | — | 控片 | 控片 | 用来检查设备状态的非产品晶圆 | 3 | +| Moore's Law | — | 摩尔定律 | 摩爾定律 | 芯片上的晶体管数量大约每两年增加一倍的趋势 | 2、14 | +| NAND Flash | — | NAND 闪存 | NAND 快閃記憶體 | 断电后数据仍会保留的存储器 | 13、24 | +| Nanosheet | — | 纳米片 | 奈米片 | GAA 晶体管中水平堆叠的薄片沟道 | 12 | +| Native Oxide | — | 原生氧化层 | 原生氧化層 | 硅表面接触空气后自然长出的薄氧化层 | 5、9 | +| Notch | — | 晶圆缺口 | 晶圓缺口 | 晶圆边缘标示方向的小缺口 | 3 | +| Optical Critical Dimension | OCD | 光学关键尺寸测量 | 光學關鍵尺寸量測 | 分析光的散射，搭配模型推算立体轮廓 | 15 | +| Optical Proximity Correction | OPC | 光学邻近效应修正 | 光學鄰近效應修正 | 修改掩模版图形，补偿成像时的变形 | 4 | +| Out of Control | OOC | 超出控制限 | 超出管制界限 | 数据超出控制限，代表工艺出现异常信号 | 17 | +| Out of Control Action Plan | OCAP | 异常处理计划 | 異常處理計畫 | 异常发生时事先规定好的处理步骤 | 18 | +| Out of Spec | OOS | 超出规格 | 超出規格 | 数据超出规格界限，代表产品不合格 | 17 | +| Outsourced Semiconductor Assembly and Test | OSAT | 封装测试厂 | 封裝測試廠 | 提供封装与测试服务的公司 | 0 | +| Over Etch | — | 过度刻蚀 | 過度蝕刻 | 到达终点后再多刻蚀一点，确保材料清干净 | 6 | +| Overhead Hoist Transport | OHT | 天车 | 天車 | 在天花板轨道上搬运晶圆盒的设备 | 1 | +| Overlay | — | 套刻误差 | 疊對誤差 | 上下两层图形之间的对准误差 | 4 | +| Particle | — | 微粒 | 微粒 | 落在晶圆上的微小颗粒，是最常见的缺陷来源 | 1、9 | +| Passivation | — | 钝化层 | 保護層 | 芯片最上方保护电路、只在焊盘处开口的绝缘层 | 11 | +| Photoresist | PR | 光刻胶 | 光阻 | 对光敏感、用来转印图形的材料 | 4 | +| Physical Vapor Deposition | PVD | 物理气相沉积 | 物理氣相沉積 | 以溅射等物理方式沉积薄膜 | 5 | +| Pitch | — | 间距 | 間距 | 重复图形中一条线加上一个间隔的总宽度 | 14 | +| Plasma | — | 等离子体 | 電漿 | 被激发成离子、电子与活泼原子团混合的气体 | 6 | +| Plasma-Enhanced CVD | PECVD | 等离子体增强化学气相沉积 | 電漿輔助化學氣相沉積 | 用等离子体提供能量、可以在较低温度进行的 CVD | 5 | +| PN Junction | — | PN 结 | PN 接面 | P 型与 N 型区域的交界 | 2 | +| Polysilicon | Poly | 多晶硅 | 多晶矽 | 由许多排列方向不同的小晶粒组成的硅 | 3、11 | +| Post-Exposure Bake | PEB | 曝光后烘烤 | 曝後烤 | 曝光后加热，让光刻胶的化学反应完成 | 4 | +| Predictive Maintenance | — | 预测性维护 | 預測性保養 | 从设备数据预测零件何时需要更换 | 23 | +| Preventive Maintenance | PM | 预防性维护 | 預防保養 | 定期停机保养设备 | 1 | +| Probe Card | — | 探针卡 | 探針卡 | 晶圆测试时接触裸片焊盘的探针组 | 19 | +| Prober | — | 探针台 | 針測機 | CP 测试时移动晶圆、让探针对准裸片的设备 | 19 | +| Process Capability Index | Cpk | 过程能力指数 | 製程能力指標 | 描述工艺落在规格内的从容程度 | 17 | +| Process Design Kit | PDK | 工艺设计套件 | 製程設計套件 | 晶圆厂提供给设计者的设计规则与电学特性模型 | 14 | +| Process Node | — | 工艺节点 | 製程節點 | 代表某一代工艺技术的名称 | 14 | +| Product / Process Change Notification | PCN | 产品／工艺变更通知 | 產品／製程變更通知 | 通知客户产品或工艺的变更 | 18 | +| Queue Time | Q-Time | 等待时间限制 | 等待時間限制 | 两个步骤之间允许等待的最长时间 | 9 | +| Rapid Thermal Anneal | RTA | 快速热退火 | 快速熱退火 | 在几秒内完成的高温退火 | 7 | +| Re-entrant Flow | — | 重复进入流程 | 重複進入流程 | 晶圆在流程中多次回到同一类设备的生产方式 | 11 | +| Recipe | — | 配方 | 配方 | 设备执行工艺时使用的参数组合 | 0 | +| Redistribution Layer | RDL | 重布线层 | 重佈線層 | 把连接点重新分布到其他位置的导线层 | 21 | +| Redundancy Repair | — | 修补 | 修補 | 用备用电路取代坏掉的存储单元 | 13、19 | +| Refresh | — | 刷新 | 刷新 | 定期重写 DRAM 数据，避免电荷流失 | 13、24 | +| Release | — | 放行 | 放行 | 解除 Hold，让晶圆继续生产 | 18 | +| Reliability | — | 可靠性 | 可靠度 | 芯片在预定的使用条件下能正常工作多久 | 22 | +| Rework | — | 返工 | 重工 | 去除部分结果后重新制作 | 4、18 | +| Root Cause | — | 根本原因 | 根本原因 | 造成异常的最根本原因 | 18 | +| Route | — | 流程 | 流程 | 产品从头到尾要经过的步骤与顺序 | 0、11 | +| Row Hammer | — | 行锤效应 | — | 反复存取 DRAM 的同一行，造成相邻行的比特翻转 | 24 | +| Run-to-Run Control | R2R | 批次间控制 | 批次間控制 | 根据测量结果自动调整下一批的工艺参数 | 17 | +| Sacrificial Layer | — | 牺牲层 | 犧牲層 | 先做出来占住位置、之后再移除的材料 | 12 | +| Sampling | — | 抽样 | 抽樣 | 只测量部分批次、晶圆或位置 | 15 | +| Scanner | — | 曝光机 | 曝光機 | 把掩模版图形缩小投影到晶圆上的设备 | 4 | +| Scrap | — | 报废 | 報廢 | 晶圆不再继续生产 | 18 | +| Scribe Line | — | 切割道 | 切割道 | 裸片之间预留给切割与测试结构的区域 | 0、19 | +| Seasoning | — | 腔体调理 | 腔體調理 | 保养后先跑挡片，让腔体状态稳定 | 6 | +| SECS/GEM | — | 设备通信标准 | 機台通訊標準 | 设备与工厂系统之间的共同通信标准 | 23 | +| Seed Layer | — | 种子层 | 晶種層 | 电镀前先铺的一层薄金属，作为电镀的起点 | 10 | +| Selectivity | — | 选择比 | 選擇比 | 目标材料与其他材料的刻蚀速度比 | 6 | +| Shallow Trench Isolation | STI | 浅沟槽隔离 | 淺溝槽隔離 | 以填满绝缘材料的浅沟槽隔开器件 | 11 | +| Sheet Resistance | Rs | 方块电阻 | 片電阻 | 薄层的电阻值，反映掺杂或膜厚 | 7、15 | +| Short-Channel Effect | SCE | 短沟道效应 | 短通道效應 | 沟道太短时栅极控制力下降、漏电增加 | 12 | +| Silicide | — | 金属硅化物 | 金屬矽化物 | 金属与硅反应形成的低电阻化合物 | 11 | +| Silicon on Insulator | SOI | 绝缘体上硅 | 絕緣層上覆矽 | 薄硅层下方埋有绝缘层的晶圆 | 3 | +| SLC / MLC / TLC / QLC | — | 单级／多级／三级／四级存储单元 | 單層／多層／三層／四層式儲存單元 | NAND 每个存储单元分别存 1、2、3、4 个比特 | 24 | +| Slurry | — | 抛光液 | 研磨液 | CMP 使用、含研磨颗粒与化学品的液体 | 8 | +| Soft Error | — | 软错误 | 軟錯誤 | 由辐射粒子等造成、非永久性的比特错误 | 24 | +| Source | — | 源极 | 源極 | 晶体管中电流流入的一端 | 2 | +| Spacer | — | 栅极侧墙 | 側壁間隔物 | 栅极两侧的绝缘结构 | 11 | +| Specification Limit | — | 规格界限 | 規格界限 | 产品要求的范围，超出就代表不合格 | 17 | +| Split Lot | — | 分批实验 | 分批實驗 | 把同一批晶圆分组，使用不同条件的实验 | 17 | +| Sputtering | — | 溅射 | 濺鍍 | 用离子撞击靶材，沉积金属薄膜 | 5 | +| Staircase | — | 阶梯结构 | 階梯結構 | 3D NAND 边缘一阶一阶的结构，让接触孔分别接到每一层 | 13 | +| Static Random-Access Memory | SRAM | 静态随机存储器 | 靜態隨機存取記憶體 | 常被拿来比较工艺密度的存储单元 | 14 | +| Statistical Process Control | SPC | 统计过程控制 | 統計製程管制 | 以控制图监控工艺的稳定性 | 17 | +| Stealth Dicing | — | 隐形切割 | 隱形切割 | 用激光在晶圆内部形成改性层，再让裸片分开 | 20 | +| Step Coverage | — | 台阶覆盖率 | 階梯覆蓋 | 薄膜在高低起伏表面上的覆盖均匀度 | 5 | +| Stepping | — | 芯片版本 | 晶片版本 | 芯片修正设计后的版本代号 | 24 | +| Stocker | — | 晶圆盒自动存储设备 | 倉儲 | 暂时存放晶圆盒的自动仓库 | 1 | +| Strained Silicon | — | 应变硅 | 應變矽 | 让硅晶格轻微变形，使电子或空穴跑得更快 | 12 | +| System Level Test | SLT | 系统级测试 | 系統級測試 | 在接近实际产品的环境中测试芯片 | 22 | +| Target | — | 靶材 | 靶材 | PVD 溅射时被离子撞击的材料来源 | 5 | +| Temperature Cycling | TC | 温度循环 | 溫度循環 | 反复在高温与低温之间切换的可靠性测试 | 22 | +| Test Key | — | 测试结构 | 測試鍵 | 切割道上专供电学特性测量的测试结构 | 19 | +| Tester | — | 测试机 | 測試機 | 送出测试信号并判断芯片反应的设备 | 19、22 | +| Thermal Budget | — | 热预算 | 熱預算 | 晶圆在工艺中经历的高温总量 | 7 | +| Thermal Oxidation | — | 热氧化 | 熱氧化 | 在高温下让硅表面长出氧化层 | 5 | +| Threshold Voltage | Vt | 阈值电压 | 臨界電壓 | 让晶体管导通所需的最低栅极电压 | 2、19 | +| Through-Silicon Via | TSV | 硅通孔 | 矽穿孔 | 垂直贯穿芯片的金属导线 | 13、21 | +| Time-Dependent Dielectric Breakdown | TDDB | 时间相关介质击穿 | 時間相依介電崩潰 | 绝缘层长期承受电场后被击穿 | 22 | +| Track-in / Track-out | — | 进站与出站 | 進站與出站 | 在系统上登记开始加工与完成加工 | 23 | +| Ultrapure Water | UPW | 超纯水 | 超純水 | 几乎不含任何杂质的清洗用水 | 1、9 | +| Underfill | — | 底部填充胶 | 底部填充 | 填入倒装芯片裸片与基板之间的胶材 | 20 | +| Via | — | 通孔 | 導通孔 | 连接上下两层金属的金属孔 | 10 | +| Virtual Metrology | VM | 虚拟测量 | 虛擬量測 | 用设备加工时的数据推估测量结果 | 23 | +| Wafer | — | 晶圆 | 晶圓 | 用来制造芯片的圆形硅薄片 | 3 | +| Wafer Acceptance Test | WAT | 晶圆验收测试 | 晶圓允收測試 | 测量切割道上的测试结构，确认工艺结果 | 19 | +| Wafer ID | — | 晶圆编号 | 晶圓編號 | 激光刻在晶圆上、用来追踪每一片晶圆的编号 | 3 | +| Wafer Map | — | 晶圆图 | 晶圓圖 | 晶圆上每颗裸片测试结果的分布图 | 16、19 | +| Wafer Start | — | 投片 | 投片 | 把空白晶圆投入生产 | 0 | +| Wafer-Level Packaging | WLP | 晶圆级封装 | 晶圓級封裝 | 直接在晶圆上完成封装，尺寸接近裸片本身 | 20 | +| Wear Leveling | — | 磨损均衡 | 平均抹寫 | 让 NAND 各块磨损平均的固件技术 | 24 | +| Well | — | 井 | 井 | 为了做出 NMOS 或 PMOS 而掺杂的区域 | 2、11 | +| Wet Etch | — | 湿法刻蚀 | 濕蝕刻 | 用化学溶液进行的刻蚀 | 6 | +| Wire Bonding | — | 引线键合 | 打線接合 | 用细金属线连接裸片与封装 | 20 | +| Word Line | — | 字线 | 字元線 | 存储阵列中控制存储单元开关的导线 | 13 | +| Work in Process | WIP | 在制品 | 在製品 | 还在生产线上、尚未完成的晶圆 | 1 | +| Yield | — | 良率 | 良率 | 好产品占全部产品的比例 | 16 | +| Yield Learning Curve | — | 良率学习曲线 | 良率學習曲線 | 新工艺良率随时间逐步爬升的过程 | 16 | + +--- + +[← 第 24 章 工艺如何影响固件](../6-beyond-the-fab/24-process-and-firmware/README.md) ｜ [目录](../README.md) ｜ [附录 B 现场行话 →](fab-jargon.md) diff --git a/zh-TW/README.md b/zh-TW/README.md index 378502d..230ba34 100644 --- a/zh-TW/README.md +++ b/zh-TW/README.md @@ -6,7 +6,7 @@ **跟著一片晶圓，走完從沙子到晶片的旅程** -🌐 **繁體中文** ｜ [English](../en/README.md) ｜ [日本語](../ja/README.md) ｜ [한국어](../ko/README.md) ｜ [總覽首頁](../README.md) +🌐 [簡體中文](../zh-CN/README.md) ｜ **繁體中文** ｜ [English](../en/README.md) ｜ [日本語](../ja/README.md) ｜ [한국어](../ko/README.md) ｜ [總覽首頁](../README.md) diff --git a/zh-TW/appendix/glossary.md b/zh-TW/appendix/glossary.md index a1697e9..70f3cb3 100644 --- a/zh-TW/appendix/glossary.md +++ b/zh-TW/appendix/glossary.md @@ -6,253 +6,253 @@ 想知道現場怎麼講這些詞，可以參考[附錄 B 現場行話](fab-jargon.md)。 -| 英文 | 縮寫 | 繁體中文 | 說明 | 章節 | -|---|---|---|---|---| -| Activation | — | 活化 | 透過退火讓植入的雜質原子進入晶格位置、開始導電 | 7 | -| Advanced Process Control | APC | 先進製程控制 | R2R、FDC 等自動化製程控制方法的統稱 | 17 | -| After Develop Inspection | ADI | 顯影後檢查 | 微影完成後量測線寬、對準與缺陷 | 4 | -| After Etch Inspection | AEI | 蝕刻後檢查 | 蝕刻完成後量測線寬與缺陷 | 6 | -| Alignment Mark | — | 對準記號 | 前一層留下、供曝光機確認位置的圖形 | 4、15 | -| Angstrom | Å | 埃 | 0.1 奈米，部分新世代節點的命名單位 | 14 | -| Anisotropic | — | 非等向 | 主要往單一方向進行的蝕刻 | 6 | -| Anneal | — | 退火 | 加熱修復晶格並活化雜質 | 7 | -| Ashing | — | 去光阻（灰化） | 用氧電漿去除光阻 | 6 | -| Aspect Ratio | — | 深寬比 | 孔洞或溝槽的深度與寬度之比 | 6、13 | -| Atomic Layer Deposition | ALD | 原子層沉積 | 一次只長一層原子、極均勻的沉積方法 | 5 | -| Automated Material Handling System | AMHS | 自動物料搬運系統 | 由天車與倉儲組成，自動搬運晶圓盒 | 1、23 | -| Back End of Line | BEOL | 後段製程 | 晶圓廠內製作多層金屬導線的階段 | 11 | -| Backside Power Delivery | — | 背面供電 | 把電源導線做在晶圓背面 | 12 | -| Bad Block Management | — | 壞區塊管理 | 標記並避開 NAND 中無法使用的區塊 | 24 | -| Ball Grid Array | BGA | 球柵陣列 | 底部布滿錫球的封裝形式 | 20 | -| Barrier Layer | — | 阻障層 | 防止銅擴散到絕緣層與矽中的薄層 | 10 | -| Batch Tool | — | 批次式機台 | 一次處理多片晶圓的機台，例如爐管 | 1、5 | -| Bathtub Curve | — | 浴缸曲線 | 失效率隨時間變化的曲線，兩端高、中間低 | 22 | -| Bias Temperature Instability | BTI | 偏壓溫度不穩定性 | 高溫與電壓讓 Vt 隨時間漂移 | 22 | -| Bin | — | 分類 | 測試後依結果把晶粒分成的類別 | 19 | -| Binning | — | 分級 | 依速度或功耗把同一種晶片分成不同等級 | 22、24 | -| Bit Line | — | 位元線 | 記憶陣列中負責讀寫資料的導線 | 13 | -| Bond Pad | Pad | 焊墊 | 晶片上供測試探針與封裝連接的金屬接點 | 11、19、20 | -| Bump | — | 凸塊 | 覆晶封裝中連接晶粒與基板的金屬凸點 | 20、21 | -| Burn-in | — | 預燒 | 在高溫與較高電壓下運作，篩除早期失效 | 22 | -| Cap Layer | — | 覆蓋層 | 銅 CMP 後蓋在銅表面、防止氧化與擴散的薄膜 | 10 | -| CD-SEM | — | 線寬量測電子顯微鏡 | 用電子顯微鏡從上方量測線寬 | 15 | -| Chamber | — | 腔體 | 機台中實際進行製程的密閉空間 | 6 | -| Channel | — | 通道 | 電晶體中源極與汲極之間、受閘極控制的區域 | 2 | -| Channel Hole | — | 通道孔 | 3D NAND 中貫穿整個堆疊的垂直孔 | 13 | -| Channeling | — | 通道效應 | 離子沿著晶格的空隙鑽得太深的現象 | 7 | -| Chemical Mechanical Planarization | CMP | 化學機械研磨 | 結合化學與機械作用，把表面磨平或去除多餘材料 | 8 | -| Chemical Vapor Deposition | CVD | 化學氣相沉積 | 讓氣體在晶圓表面反應形成薄膜 | 5 | -| Chip Probing | CP | 晶圓針測 | 在晶圓上逐顆測試晶粒的功能 | 19 | -| Chiplet | — | 小晶片 | 把大型晶片拆成多顆功能獨立的小晶片 | 21 | -| Cleanroom | — | 無塵室（潔淨室） | 嚴格控制微粒與環境的生產空間 | 1 | -| Commonality Analysis | — | 共通性分析 | 找出異常晶圓共同經過的機台、腔體或時間 | 16、23 | -| Complementary Metal-Oxide-Semiconductor | CMOS | 互補式金屬氧化物半導體 | NMOS 與 PMOS 成對使用的電路技術 | 2、11 | -| Contact | — | 接觸窗 | 連接電晶體與第一層金屬的金屬孔 | 10、11 | -| Contacted Poly Pitch | CPP | 閘極間距 | 相鄰兩個閘極之間的距離 | 14 | -| Control Limit | — | 管制界限 | 根據製程平常的表現算出的範圍，用來判斷製程是否異常 | 17 | -| Critical Dimension | CD | 關鍵尺寸 | 圖形最需要控制的尺寸，例如線寬 | 4、15 | -| Cycle Time | — | 生產週期 | 一批晶圓從投片到完成所需的時間 | 1、11 | -| Czochralski Method | CZ | 柴可拉斯基長晶法 | 從熔融矽中拉出單晶晶棒的方法 | 3 | -| Damascene | — | 大馬士革製程 | 先挖溝、再填金屬、最後研磨的導線做法 | 10 | -| Days per Mask Layer | — | 每層光罩天數 | 生產週期除以光罩層數，用來比較生產效率 | 11 | -| Deep Ultraviolet | DUV | 深紫外光 | 248 nm 與 193 nm 的微影光源 | 4 | -| Defect | — | 缺陷 | 晶圓上任何不該出現的異常 | 15 | -| Defect Review | — | 複檢 | 用電子顯微鏡拍攝缺陷近照並分類 | 15 | -| Design of Experiments | DOE | 實驗設計 | 系統化地同時改變多個因子，找出最佳條件 | 17 | -| Design-Technology Co-Optimization | DTCO | 設計與製程共同最佳化 | 同時調整設計與製程，提升密度與效能 | 14 | -| Develop | — | 顯影 | 用顯影液溶掉不要的光阻，讓圖形出現 | 4 | -| Dicing | — | 切割 | 沿著切割道把晶圓切成晶粒 | 20 | -| Die | — | 晶粒 | 晶圓上一個個相同的電路單元 | 0 | -| Dishing | — | 碟化 | 寬金屬導線中央被磨得凹陷 | 8 | -| Doping | — | 摻雜 | 刻意加入少量元素，改變半導體的導電特性 | 2 | -| Dose | — | 劑量 | 離子佈植時單位面積植入的原子數量 | 7 | -| Drain | — | 汲極 | 電晶體中電流流出的一端 | 2 | -| Dry Etch | — | 乾蝕刻 | 用電漿進行的蝕刻 | 6 | -| Dummy Fill | — | 假圖形 | 為了讓圖形密度均勻而加入的不通電圖形 | 8 | -| Dummy Wafer | — | 擋片 | 用來填補機台空位或調整機台狀態的非產品晶圓 | 3 | -| Dynamic Random Access Memory | DRAM | 動態隨機存取記憶體 | 以電容存放電荷、需要定期刷新的記憶體 | 13、24 | -| Early Failure | — | 早期失效 | 使用初期就發生的失效，可用預燒篩除 | 22 | -| Electromigration | EM | 電遷移 | 電流長期推動金屬原子，造成導線斷裂 | 10、22 | -| Electroplating | — | 電鍍 | 在電鍍液中讓金屬沉積到晶圓上 | 10 | -| Electrostatic Discharge | ESD | 靜電放電 | 靜電瞬間放電造成的損傷，也是可靠度測試項目 | 22 | -| Endpoint Detection | — | 終點偵測 | 判斷蝕刻或研磨是否到達目標的方法 | 6、8 | -| Engineering Change Notice | ECN | 工程變更通知 | 工廠內部的變更申請與審核流程 | 18 | -| Epitaxy | — | 磊晶 | 長出延續底層晶格的單晶薄膜 | 5、12 | -| Erosion | — | 侵蝕 | 導線密集的整個區域被磨得比周圍低 | 8 | -| Errata | — | 勘誤表 | 晶片已知問題與避開方法的清單 | 24 | -| Error Correction Code | ECC | 錯誤更正碼 | 偵測並更正少量位元錯誤的編碼 | 24 | -| Etch Rate | — | 蝕刻率 | 單位時間內蝕刻的深度 | 6 | -| Etch Stop Layer | — | 蝕刻停止層 | 讓蝕刻停在正確位置的耐蝕刻薄層 | 5、6 | -| Exposure Field | Shot | 曝光區 | 曝光機一次曝光的區域 | 4、16 | -| Extreme Ultraviolet | EUV | 極紫外光 | 波長 13.5 nm 的微影光源 | 4 | -| Fab | — | 晶圓廠 | 製造晶圓的工廠 | 1 | -| Fabless | — | IC 設計公司 | 只設計晶片、沒有自己工廠的公司 | 0 | -| Failure Analysis | FA | 故障分析 | 找出晶片失效位置與原因的分析 | 16 | -| Failures In Time | FIT | — | 每十億個元件小時中發生的失效次數 | 22 | -| Fan-Out Packaging | — | 扇出型封裝 | 用重佈線層把接點擴展到晶粒範圍外的封裝 | 21 | -| Fault Detection and Classification | FDC | 錯誤偵測與分類 | 即時監控機台感測器數據、偵測異常的系統 | 17 | -| Fin Field-Effect Transistor | FinFET | 鰭式場效電晶體 | 閘極從三面包覆鰭狀通道的電晶體 | 12 | -| Final Test | FT | 最終測試 | 封裝後、出貨前的功能與電性測試 | 22 | -| Flash Translation Layer | FTL | 快閃記憶體轉換層 | 管理 NAND 邏輯位址與實體位址對應的韌體 | 24 | -| Flip Chip | — | 覆晶 | 晶粒正面朝下，以凸塊直接連接基板 | 20 | -| Focused Ion Beam | FIB | 聚焦離子束 | 在指定位置精準切割的分析工具 | 16 | -| Foundry | — | 晶圓代工 | 替客戶製造晶片的商業模式 | 0 | -| Front End of Line | FEOL | 前段製程 | 晶圓廠內製作電晶體的階段 | 11 | -| Front Opening Unified Pod | FOUP | 前開式晶圓傳送盒 | 300 mm 晶圓的密封搬運盒，最多裝 25 片 | 1 | -| Furnace | — | 爐管 | 用於氧化、退火與部分 CVD 的高溫批次式機台 | 5、7 | -| Fuse | — | 熔絲 | 用來切換備用電路或記錄晶片資料的可程式元件 | 13、19、24 | -| Future Hold | — | 預約 Hold | 讓晶圓走到指定步驟時自動被擋下 | 18 | -| Garbage Collection | — | 垃圾回收 | NAND 韌體整理無效資料、回收可用空間的機制 | 24 | -| Gate | — | 閘極 | 控制電晶體開關的電極 | 2 | -| Gate Oxide | — | 閘極氧化層 | 閘極與通道之間的薄絕緣層 | 2 | -| Gate-All-Around | GAA | 環繞式閘極 | 閘極從四面包覆通道的電晶體結構 | 12 | -| Half Pitch | — | 半間距 | 間距的一半 | 14 | -| Handler | — | 分類機 | 最終測試時搬運並分類封裝晶片的機台 | 22 | -| Hard Mask | — | 硬遮罩 | 比光阻更耐蝕刻的遮罩薄膜 | 5 | -| High Bandwidth Memory | HBM | 高頻寬記憶體 | 以 TSV 堆疊多顆 DRAM 的記憶體 | 13、21 | -| High Temperature Operating Life | HTOL | 高溫操作壽命測試 | 在高溫下長時間通電運作的可靠度測試 | 22 | -| High-k Metal Gate | HKMG | 高介電常數金屬閘極 | 高介電常數絕緣層搭配金屬閘極的結構 | 11、12 | -| Highly Accelerated Stress Test | HAST | 高加速溫濕度測試 | 以高溫、高濕與加壓加速濕氣入侵的可靠度測試 | 22 | -| Hold | — | 扣留 | 暫停晶圓或機台的生產，現場直接說 Hold | 18 | -| Hot Carrier Injection | HCI | 熱載子注入 | 高能量電子進入閘極絕緣層，造成電晶體老化 | 22 | -| Hot Lot | — | 急件 | 被設定為優先生產的批次 | 1 | -| Hybrid Bonding | — | 混合鍵合 | 銅接點與絕緣層同時直接接合的晶片堆疊技術 | 21 | -| Immersion Lithography | — | 浸潤式微影 | 在鏡頭與晶圓之間加水，提升解析能力 | 4 | -| Ingot | — | 晶棒 | 長晶拉出的圓柱狀單晶矽 | 3 | -| Inner Spacer | — | 內側間隔物 | GAA 結構中隔開閘極與源極、汲極的內部絕緣層 | 12 | -| Inspection | — | 檢測 | 在晶圓上尋找缺陷 | 15 | -| Integrated Device Manufacturer | IDM | 整合元件製造廠 | 自行設計、製造與銷售晶片的公司 | 0 | -| Interlock | — | 防呆 | 讓錯誤操作無法發生的系統檢查規則 | 23 | -| Interposer | — | 中介層 | 連接多顆晶片與封裝基板的轉接板 | 21 | -| Ion Implantation | — | 離子佈植 | 把雜質離子加速後射入矽中 | 7 | -| Isotropic | — | 等向 | 往各方向速度相同的蝕刻 | 6 | -| Killer Defect | — | 致命缺陷 | 會造成晶片失效的缺陷 | 15、16 | -| Known Good Die | KGD | 已知良好晶粒 | 經過測試確認良好的晶粒 | 19、21 | -| Leadframe | — | 導線架 | 承載晶粒並提供外部接腳的金屬框架 | 20 | -| Lithography | — | 微影 | 用光把光罩圖形轉移到光阻上的製程，現場常叫黃光 | 4 | -| Load Port | — | 晶圓盒裝載埠 | 機台前方放置晶圓盒的平台 | 1 | -| Loading Effect | — | 負載效應 | 圖形疏密不同，造成蝕刻速度不同 | 6 | -| Lot | — | 批 | 一起生產的一組晶圓，最多 25 片 | 0 | -| Lot History | — | 履歷 | 晶圓經過的步驟、機台、時間與量測結果的完整紀錄 | 16、18、23 | -| Low Pressure CVD | LPCVD | 低壓化學氣相沉積 | 靠高溫提供能量、薄膜品質好的 CVD | 5 | -| Low-k Dielectric | Low-k | 低介電常數材料 | 用來降低導線之間干擾的絕緣材料 | 10 | -| Manufacturing Execution System | MES | 製造執行系統 | 管理生產現場、記錄晶圓狀態與歷程的核心系統 | 23 | -| Mask / Reticle | — | 光罩 | 帶有一層電路圖形的石英板 | 4 | -| Material Review Board | MRB | 物料審查會議 | 跨部門判定不合格品處置方式的會議 | 18 | -| Mature Node | — | 成熟製程 | 已量產多年、成本較低的製程世代 | 14 | -| Metal-Oxide-Semiconductor Field-Effect Transistor | MOSFET | 金屬氧化物半導體場效電晶體 | 以閘極電壓控制通道導通的電晶體 | 2 | -| Metrology | — | 量測 | 測量膜厚、線寬等具體數值 | 15 | -| Micro Bump | — | 微凸塊 | 間距約數十微米的細小凸塊，用於晶片堆疊 | 13、21 | -| Middle of Line | MOL | 中段製程 | 把電晶體接到金屬層的階段 | 11 | -| Mini-environment | — | 迷你環境 | 只讓晶圓所在的小空間維持極高潔淨度的設計 | 1 | -| Minimum Metal Pitch | MMP | 最小金屬間距 | 最密集那層金屬導線的間距 | 14 | -| Moisture Sensitivity Level | MSL | 濕度敏感等級 | 依封裝對濕氣的敏感程度所做的分級 | 20 | -| Monitor Wafer | — | 控片 | 用來檢查機台狀態的非產品晶圓 | 3 | -| Moore's Law | — | 摩爾定律 | 晶片上的電晶體數量大約每兩年增加一倍的趨勢 | 2、14 | -| NAND Flash | — | NAND 快閃記憶體 | 斷電後資料仍會保留的記憶體 | 13、24 | -| Nanosheet | — | 奈米片 | GAA 電晶體中水平堆疊的薄片通道 | 12 | -| Native Oxide | — | 原生氧化層 | 矽表面接觸空氣後自然長出的薄氧化層 | 5、9 | -| Notch | — | 晶圓缺口 | 晶圓邊緣標示方向的小缺口 | 3 | -| Optical Critical Dimension | OCD | 光學關鍵尺寸量測 | 分析光的散射，搭配模型推算立體輪廓 | 15 | -| Optical Proximity Correction | OPC | 光學鄰近效應修正 | 修改光罩圖形，補償成像時的變形 | 4 | -| Out of Control | OOC | 超出管制界限 | 數據超出管制界限，代表製程出現異常訊號 | 17 | -| Out of Control Action Plan | OCAP | 異常處理計畫 | 異常發生時事先規定好的處理步驟 | 18 | -| Out of Spec | OOS | 超出規格 | 數據超出規格界限，代表產品不合格 | 17 | -| Outsourced Semiconductor Assembly and Test | OSAT | 封裝測試廠 | 提供封裝與測試服務的公司 | 0 | -| Over Etch | — | 過度蝕刻 | 到達終點後再多蝕刻一點，確保材料清乾淨 | 6 | -| Overhead Hoist Transport | OHT | 天車 | 在天花板軌道上搬運晶圓盒的設備 | 1 | -| Overlay | — | 疊對誤差 | 上下兩層圖形之間的對準誤差 | 4 | -| Particle | — | 微粒 | 落在晶圓上的微小顆粒，是最常見的缺陷來源 | 1、9 | -| Passivation | — | 保護層 | 晶片最上方保護電路、只在焊墊處開口的絕緣層 | 11 | -| Photoresist | PR | 光阻 | 對光敏感、用來轉印圖形的材料 | 4 | -| Physical Vapor Deposition | PVD | 物理氣相沉積 | 以濺鍍等物理方式沉積薄膜 | 5 | -| Pitch | — | 間距 | 重複圖形中一條線加上一個間隔的總寬度 | 14 | -| Plasma | — | 電漿 | 被激發成離子、電子與活潑原子團混合的氣體 | 6 | -| Plasma-Enhanced CVD | PECVD | 電漿輔助化學氣相沉積 | 用電漿提供能量、可以在較低溫度進行的 CVD | 5 | -| PN Junction | — | PN 接面 | P 型與 N 型區域的交界 | 2 | -| Polysilicon | Poly | 多晶矽 | 由許多排列方向不同的小晶粒組成的矽 | 3、11 | -| Post-Exposure Bake | PEB | 曝後烤 | 曝光後加熱，讓光阻的化學反應完成 | 4 | -| Predictive Maintenance | — | 預測性保養 | 從機台數據預測零件何時需要更換 | 23 | -| Preventive Maintenance | PM | 預防保養 | 定期停機保養機台 | 1 | -| Probe Card | — | 探針卡 | 晶圓測試時接觸晶粒焊墊的探針組 | 19 | -| Prober | — | 針測機 | CP 測試時移動晶圓、讓探針對準晶粒的機台 | 19 | -| Process Capability Index | Cpk | 製程能力指標 | 描述製程落在規格內的從容程度 | 17 | -| Process Design Kit | PDK | 製程設計套件 | 晶圓廠提供給設計者的設計規則與電性模型 | 14 | -| Process Node | — | 製程節點 | 代表某一代製程技術的名稱 | 14 | -| Product / Process Change Notification | PCN | 產品／製程變更通知 | 通知客戶產品或製程的變更 | 18 | -| Queue Time | Q-Time | 等待時間限制 | 兩個步驟之間允許等待的最長時間 | 9 | -| Rapid Thermal Anneal | RTA | 快速熱退火 | 在幾秒內完成的高溫退火 | 7 | -| Re-entrant Flow | — | 重複進入流程 | 晶圓在流程中多次回到同一類機台的生產方式 | 11 | -| Recipe | — | 配方 | 機台執行製程時使用的參數組合 | 0 | -| Redistribution Layer | RDL | 重佈線層 | 把接點重新分佈到其他位置的導線層 | 21 | -| Redundancy Repair | — | 修補 | 用備用電路取代壞掉的記憶單元 | 13、19 | -| Refresh | — | 刷新 | 定期重寫 DRAM 資料，避免電荷流失 | 13、24 | -| Release | — | 放行 | 解除 Hold，讓晶圓繼續生產 | 18 | -| Reliability | — | 可靠度 | 晶片在預定的使用條件下能正常工作多久 | 22 | -| Rework | — | 重工 | 去除部分結果後重新製作 | 4、18 | -| Root Cause | — | 根本原因 | 造成異常的最根本原因 | 18 | -| Route | — | 流程 | 產品從頭到尾要經過的步驟與順序 | 0、11 | -| Row Hammer | — | — | 反覆存取 DRAM 的同一列，造成相鄰列的位元翻轉 | 24 | -| Run-to-Run Control | R2R | 批次間控制 | 根據量測結果自動調整下一批的製程參數 | 17 | -| Sacrificial Layer | — | 犧牲層 | 先做出來佔住位置、之後再移除的材料 | 12 | -| Sampling | — | 抽樣 | 只量測部分批次、晶圓或位置 | 15 | -| Scanner | — | 曝光機 | 把光罩圖形縮小投影到晶圓上的機台 | 4 | -| Scrap | — | 報廢 | 晶圓不再繼續生產 | 18 | -| Scribe Line | — | 切割道 | 晶粒之間預留給切割與測試鍵的區域 | 0、19 | -| Seasoning | — | 腔體調理 | 保養後先跑擋片，讓腔體狀態穩定 | 6 | -| SECS/GEM | — | 機台通訊標準 | 機台與工廠系統之間的共同通訊標準 | 23 | -| Seed Layer | — | 晶種層 | 電鍍前先鋪的一層薄金屬，作為電鍍的起點 | 10 | -| Selectivity | — | 選擇比 | 目標材料與其他材料的蝕刻速度比 | 6 | -| Shallow Trench Isolation | STI | 淺溝槽隔離 | 以填滿絕緣材料的淺溝槽隔開元件 | 11 | -| Sheet Resistance | Rs | 片電阻 | 薄層的電阻值，反映摻雜或膜厚 | 7、15 | -| Short-Channel Effect | SCE | 短通道效應 | 通道太短時閘極控制力下降、漏電增加 | 12 | -| Silicide | — | 金屬矽化物 | 金屬與矽反應形成的低電阻化合物 | 11 | -| Silicon on Insulator | SOI | 絕緣層上覆矽 | 薄矽層下方埋有絕緣層的晶圓 | 3 | -| SLC / MLC / TLC / QLC | — | 單層／多層／三層／四層式儲存單元 | NAND 每個記憶單元分別存 1、2、3、4 個位元 | 24 | -| Slurry | — | 研磨液 | CMP 使用、含研磨顆粒與化學品的液體 | 8 | -| Soft Error | — | 軟錯誤 | 由輻射粒子等造成、非永久性的位元錯誤 | 24 | -| Source | — | 源極 | 電晶體中電流流入的一端 | 2 | -| Spacer | — | 側壁間隔物 | 閘極兩側的絕緣結構 | 11 | -| Specification Limit | — | 規格界限 | 產品要求的範圍，超出就代表不合格 | 17 | -| Split Lot | — | 分批實驗 | 把同一批晶圓分組，使用不同條件的實驗 | 17 | -| Sputtering | — | 濺鍍 | 用離子撞擊靶材，沉積金屬薄膜 | 5 | -| Staircase | — | 階梯結構 | 3D NAND 邊緣一階一階的結構，讓接觸窗分別接到每一層 | 13 | -| Static Random-Access Memory | SRAM | 靜態隨機存取記憶體 | 常被拿來比較製程密度的記憶單元 | 14 | -| Statistical Process Control | SPC | 統計製程管制 | 以管制圖監控製程的穩定性 | 17 | -| Stealth Dicing | — | 隱形切割 | 用雷射在晶圓內部形成改質層，再讓晶粒分開 | 20 | -| Step Coverage | — | 階梯覆蓋 | 薄膜在高低起伏表面上的覆蓋均勻度 | 5 | -| Stepping | — | 晶片版本 | 晶片修正設計後的版本代號 | 24 | -| Stocker | — | 倉儲 | 暫時存放晶圓盒的自動倉庫 | 1 | -| Strained Silicon | — | 應變矽 | 讓矽晶格輕微變形，使電子或電洞跑得更快 | 12 | -| System Level Test | SLT | 系統級測試 | 在接近實際產品的環境中測試晶片 | 22 | -| Target | — | 靶材 | PVD 濺鍍時被離子撞擊的材料來源 | 5 | -| Temperature Cycling | TC | 溫度循環 | 反覆在高溫與低溫之間切換的可靠度測試 | 22 | -| Test Key | — | 測試鍵 | 切割道上專供電性量測的測試結構 | 19 | -| Tester | — | 測試機 | 送出測試訊號並判斷晶片反應的機台 | 19、22 | -| Thermal Budget | — | 熱預算 | 晶圓在製程中經歷的高溫總量 | 7 | -| Thermal Oxidation | — | 熱氧化 | 在高溫下讓矽表面長出氧化層 | 5 | -| Threshold Voltage | Vt | 臨界電壓 | 讓電晶體導通所需的最低閘極電壓 | 2、19 | -| Through-Silicon Via | TSV | 矽穿孔 | 垂直貫穿晶片的金屬導線 | 13、21 | -| Time-Dependent Dielectric Breakdown | TDDB | 時間相依介電崩潰 | 絕緣層長期承受電場後被擊穿 | 22 | -| Track-in / Track-out | — | 進站與出站 | 在系統上登記開始加工與完成加工 | 23 | -| Ultrapure Water | UPW | 超純水 | 幾乎不含任何雜質的清洗用水 | 1、9 | -| Underfill | — | 底部填充 | 填入覆晶晶粒與基板之間的膠材 | 20 | -| Via | — | 導通孔 | 連接上下兩層金屬的金屬孔 | 10 | -| Virtual Metrology | VM | 虛擬量測 | 用機台加工時的數據推估量測結果 | 23 | -| Wafer | — | 晶圓 | 用來製造晶片的圓形矽薄片 | 3 | -| Wafer Acceptance Test | WAT | 晶圓允收測試 | 量測切割道上的測試鍵，確認製程結果 | 19 | -| Wafer ID | — | 晶圓編號 | 雷射刻在晶圓上、用來追蹤每一片晶圓的編號 | 3 | -| Wafer Map | — | 晶圓圖 | 晶圓上每顆晶粒測試結果的分佈圖 | 16、19 | -| Wafer Start | — | 投片 | 把空白晶圓投入生產 | 0 | -| Wafer-Level Packaging | WLP | 晶圓級封裝 | 直接在晶圓上完成封裝，尺寸接近晶粒本身 | 20 | -| Wear Leveling | — | 平均抹寫 | 讓 NAND 各區塊磨損平均的韌體技術 | 24 | -| Well | — | 井 | 為了做出 NMOS 或 PMOS 而摻雜的區域 | 2、11 | -| Wet Etch | — | 濕蝕刻 | 用化學溶液進行的蝕刻 | 6 | -| Wire Bonding | — | 打線接合 | 用細金屬線連接晶粒與封裝 | 20 | -| Word Line | — | 字元線 | 記憶陣列中控制記憶單元開關的導線 | 13 | -| Work in Process | WIP | 在製品 | 還在生產線上、尚未完成的晶圓 | 1 | -| Yield | — | 良率 | 好產品占全部產品的比例 | 16 | -| Yield Learning Curve | — | 良率學習曲線 | 新製程良率隨時間逐步爬升的過程 | 16 | +| 英文 | 縮寫 | 繁體中文 | 簡體中文 | 說明 | 章節 | +| --- | --- | --- | --- | --- | --- | +| Activation | — | 活化 | 激活 | 透過退火讓植入的雜質原子進入晶格位置、開始導電 | 7 | +| Advanced Process Control | APC | 先進製程控制 | 先进工艺控制 | R2R、FDC 等自動化製程控制方法的統稱 | 17 | +| After Develop Inspection | ADI | 顯影後檢查 | 显影后检查 | 微影完成後量測線寬、對準與缺陷 | 4 | +| After Etch Inspection | AEI | 蝕刻後檢查 | 刻蚀后检查 | 蝕刻完成後量測線寬與缺陷 | 6 | +| Alignment Mark | — | 對準記號 | 对准标记 | 前一層留下、供曝光機確認位置的圖形 | 4、15 | +| Angstrom | Å | 埃 | 埃 | 0.1 奈米，部分新世代節點的命名單位 | 14 | +| Anisotropic | — | 非等向 | 各向异性 | 主要往單一方向進行的蝕刻 | 6 | +| Anneal | — | 退火 | 退火 | 加熱修復晶格並活化雜質 | 7 | +| Ashing | — | 去光阻（灰化） | 去光刻胶（灰化） | 用氧電漿去除光阻 | 6 | +| Aspect Ratio | — | 深寬比 | 深宽比 | 孔洞或溝槽的深度與寬度之比 | 6、13 | +| Atomic Layer Deposition | ALD | 原子層沉積 | 原子层沉积 | 一次只長一層原子、極均勻的沉積方法 | 5 | +| Automated Material Handling System | AMHS | 自動物料搬運系統 | 自动物料搬运系统 | 由天車與倉儲組成，自動搬運晶圓盒 | 1、23 | +| Back End of Line | BEOL | 後段製程 | 后段工艺 | 晶圓廠內製作多層金屬導線的階段 | 11 | +| Backside Power Delivery | — | 背面供電 | 背面供电 | 把電源導線做在晶圓背面 | 12 | +| Bad Block Management | — | 壞區塊管理 | 坏块管理 | 標記並避開 NAND 中無法使用的區塊 | 24 | +| Ball Grid Array | BGA | 球柵陣列 | 球栅阵列 | 底部布滿錫球的封裝形式 | 20 | +| Barrier Layer | — | 阻障層 | 阻挡层 | 防止銅擴散到絕緣層與矽中的薄層 | 10 | +| Batch Tool | — | 批次式機台 | 批式设备 | 一次處理多片晶圓的機台，例如爐管 | 1、5 | +| Bathtub Curve | — | 浴缸曲線 | 浴缸曲线 | 失效率隨時間變化的曲線，兩端高、中間低 | 22 | +| Bias Temperature Instability | BTI | 偏壓溫度不穩定性 | 偏置温度不稳定性 | 高溫與電壓讓 Vt 隨時間漂移 | 22 | +| Bin | — | 分類 | 分类 | 測試後依結果把晶粒分成的類別 | 19 | +| Binning | — | 分級 | 分级 | 依速度或功耗把同一種晶片分成不同等級 | 22、24 | +| Bit Line | — | 位元線 | 位线 | 記憶陣列中負責讀寫資料的導線 | 13 | +| Bond Pad | Pad | 焊墊 | 焊盘 | 晶片上供測試探針與封裝連接的金屬接點 | 11、19、20 | +| Bump | — | 凸塊 | 凸块 | 覆晶封裝中連接晶粒與基板的金屬凸點 | 20、21 | +| Burn-in | — | 預燒 | 老化筛选 | 在高溫與較高電壓下運作，篩除早期失效 | 22 | +| Cap Layer | — | 覆蓋層 | 覆盖层 | 銅 CMP 後蓋在銅表面、防止氧化與擴散的薄膜 | 10 | +| CD-SEM | — | 線寬量測電子顯微鏡 | 线宽测量电子显微镜 | 用電子顯微鏡從上方量測線寬 | 15 | +| Chamber | — | 腔體 | 腔体 | 機台中實際進行製程的密閉空間 | 6 | +| Channel | — | 通道 | 沟道 | 電晶體中源極與汲極之間、受閘極控制的區域 | 2 | +| Channel Hole | — | 通道孔 | 沟道孔 | 3D NAND 中貫穿整個堆疊的垂直孔 | 13 | +| Channeling | — | 通道效應 | 沟道效应 | 離子沿著晶格的空隙鑽得太深的現象 | 7 | +| Chemical Mechanical Planarization | CMP | 化學機械研磨 | 化学机械抛光 | 結合化學與機械作用，把表面磨平或去除多餘材料 | 8 | +| Chemical Vapor Deposition | CVD | 化學氣相沉積 | 化学气相沉积 | 讓氣體在晶圓表面反應形成薄膜 | 5 | +| Chip Probing | CP | 晶圓針測 | 晶圆探针测试 | 在晶圓上逐顆測試晶粒的功能 | 19 | +| Chiplet | — | 小晶片 | 芯粒（小芯片） | 把大型晶片拆成多顆功能獨立的小晶片 | 21 | +| Cleanroom | — | 無塵室（潔淨室） | 洁净室 | 嚴格控制微粒與環境的生產空間 | 1 | +| Commonality Analysis | — | 共通性分析 | 共因分析 | 找出異常晶圓共同經過的機台、腔體或時間 | 16、23 | +| Complementary Metal-Oxide-Semiconductor | CMOS | 互補式金屬氧化物半導體 | 互补金属氧化物半导体 | NMOS 與 PMOS 成對使用的電路技術 | 2、11 | +| Contact | — | 接觸窗 | 接触孔 | 連接電晶體與第一層金屬的金屬孔 | 10、11 | +| Contacted Poly Pitch | CPP | 閘極間距 | 栅极间距 | 相鄰兩個閘極之間的距離 | 14 | +| Control Limit | — | 管制界限 | 控制限 | 根據製程平常的表現算出的範圍，用來判斷製程是否異常 | 17 | +| Critical Dimension | CD | 關鍵尺寸 | 关键尺寸 | 圖形最需要控制的尺寸，例如線寬 | 4、15 | +| Cycle Time | — | 生產週期 | 生产周期 | 一批晶圓從投片到完成所需的時間 | 1、11 | +| Czochralski Method | CZ | 柴可拉斯基長晶法 | 直拉法 | 從熔融矽中拉出單晶晶棒的方法 | 3 | +| Damascene | — | 大馬士革製程 | 大马士革工艺 | 先挖溝、再填金屬、最後研磨的導線做法 | 10 | +| Days per Mask Layer | — | 每層光罩天數 | 每层掩模版天数 | 生產週期除以光罩層數，用來比較生產效率 | 11 | +| Deep Ultraviolet | DUV | 深紫外光 | 深紫外光 | 248 nm 與 193 nm 的微影光源 | 4 | +| Defect | — | 缺陷 | 缺陷 | 晶圓上任何不該出現的異常 | 15 | +| Defect Review | — | 複檢 | 复检 | 用電子顯微鏡拍攝缺陷近照並分類 | 15 | +| Design of Experiments | DOE | 實驗設計 | 实验设计 | 系統化地同時改變多個因子，找出最佳條件 | 17 | +| Design-Technology Co-Optimization | DTCO | 設計與製程共同最佳化 | 设计与工艺协同优化 | 同時調整設計與製程，提升密度與效能 | 14 | +| Develop | — | 顯影 | 显影 | 用顯影液溶掉不要的光阻，讓圖形出現 | 4 | +| Dicing | — | 切割 | 切割 | 沿著切割道把晶圓切成晶粒 | 20 | +| Die | — | 晶粒 | 裸片 | 晶圓上一個個相同的電路單元 | 0 | +| Dishing | — | 碟化 | 碟形凹陷 | 寬金屬導線中央被磨得凹陷 | 8 | +| Doping | — | 摻雜 | 掺杂 | 刻意加入少量元素，改變半導體的導電特性 | 2 | +| Dose | — | 劑量 | 剂量 | 離子佈植時單位面積植入的原子數量 | 7 | +| Drain | — | 汲極 | 漏极 | 電晶體中電流流出的一端 | 2 | +| Dry Etch | — | 乾蝕刻 | 干法刻蚀 | 用電漿進行的蝕刻 | 6 | +| Dummy Fill | — | 假圖形 | 填充图形 | 為了讓圖形密度均勻而加入的不通電圖形 | 8 | +| Dummy Wafer | — | 擋片 | 挡片 | 用來填補機台空位或調整機台狀態的非產品晶圓 | 3 | +| Dynamic Random Access Memory | DRAM | 動態隨機存取記憶體 | 动态随机存储器 | 以電容存放電荷、需要定期刷新的記憶體 | 13、24 | +| Early Failure | — | 早期失效 | 早期失效 | 使用初期就發生的失效，可用預燒篩除 | 22 | +| Electromigration | EM | 電遷移 | 电迁移 | 電流長期推動金屬原子，造成導線斷裂 | 10、22 | +| Electroplating | — | 電鍍 | 电镀 | 在電鍍液中讓金屬沉積到晶圓上 | 10 | +| Electrostatic Discharge | ESD | 靜電放電 | 静电放电 | 靜電瞬間放電造成的損傷，也是可靠度測試項目 | 22 | +| Endpoint Detection | — | 終點偵測 | 终点检测 | 判斷蝕刻或研磨是否到達目標的方法 | 6、8 | +| Engineering Change Notice | ECN | 工程變更通知 | 工程变更通知 | 工廠內部的變更申請與審核流程 | 18 | +| Epitaxy | — | 磊晶 | 外延 | 長出延續底層晶格的單晶薄膜 | 5、12 | +| Erosion | — | 侵蝕 | 侵蚀 | 導線密集的整個區域被磨得比周圍低 | 8 | +| Errata | — | 勘誤表 | 勘误表 | 晶片已知問題與避開方法的清單 | 24 | +| Error Correction Code | ECC | 錯誤更正碼 | 纠错码 | 偵測並更正少量位元錯誤的編碼 | 24 | +| Etch Rate | — | 蝕刻率 | 刻蚀速率 | 單位時間內蝕刻的深度 | 6 | +| Etch Stop Layer | — | 蝕刻停止層 | 刻蚀停止层 | 讓蝕刻停在正確位置的耐蝕刻薄層 | 5、6 | +| Exposure Field | Shot | 曝光區 | 曝光区 | 曝光機一次曝光的區域 | 4、16 | +| Extreme Ultraviolet | EUV | 極紫外光 | 极紫外光 | 波長 13.5 nm 的微影光源 | 4 | +| Fab | — | 晶圓廠 | 晶圆厂 | 製造晶圓的工廠 | 1 | +| Fabless | — | IC 設計公司 | IC 设计公司 | 只設計晶片、沒有自己工廠的公司 | 0 | +| Failure Analysis | FA | 故障分析 | 失效分析 | 找出晶片失效位置與原因的分析 | 16 | +| Failures In Time | FIT | — | — | 每十億個元件小時中發生的失效次數 | 22 | +| Fan-Out Packaging | — | 扇出型封裝 | 扇出型封装 | 用重佈線層把接點擴展到晶粒範圍外的封裝 | 21 | +| Fault Detection and Classification | FDC | 錯誤偵測與分類 | 故障检测与分类 | 即時監控機台感測器數據、偵測異常的系統 | 17 | +| Fin Field-Effect Transistor | FinFET | 鰭式場效電晶體 | 鳍式场效应晶体管 | 閘極從三面包覆鰭狀通道的電晶體 | 12 | +| Final Test | FT | 最終測試 | 最终测试 | 封裝後、出貨前的功能與電性測試 | 22 | +| Flash Translation Layer | FTL | 快閃記憶體轉換層 | 闪存转换层 | 管理 NAND 邏輯位址與實體位址對應的韌體 | 24 | +| Flip Chip | — | 覆晶 | 倒装芯片 | 晶粒正面朝下，以凸塊直接連接基板 | 20 | +| Focused Ion Beam | FIB | 聚焦離子束 | 聚焦离子束 | 在指定位置精準切割的分析工具 | 16 | +| Foundry | — | 晶圓代工 | 晶圆代工 | 替客戶製造晶片的商業模式 | 0 | +| Front End of Line | FEOL | 前段製程 | 前段工艺 | 晶圓廠內製作電晶體的階段 | 11 | +| Front Opening Unified Pod | FOUP | 前開式晶圓傳送盒 | 前开式晶圆传送盒 | 300 mm 晶圓的密封搬運盒，最多裝 25 片 | 1 | +| Furnace | — | 爐管 | 炉管 | 用於氧化、退火與部分 CVD 的高溫批次式機台 | 5、7 | +| Fuse | — | 熔絲 | 熔丝 | 用來切換備用電路或記錄晶片資料的可程式元件 | 13、19、24 | +| Future Hold | — | 預約 Hold | 预约 Hold | 讓晶圓走到指定步驟時自動被擋下 | 18 | +| Garbage Collection | — | 垃圾回收 | 垃圾回收 | NAND 韌體整理無效資料、回收可用空間的機制 | 24 | +| Gate | — | 閘極 | 栅极 | 控制電晶體開關的電極 | 2 | +| Gate Oxide | — | 閘極氧化層 | 栅极氧化层 | 閘極與通道之間的薄絕緣層 | 2 | +| Gate-All-Around | GAA | 環繞式閘極 | 全环绕栅 | 閘極從四面包覆通道的電晶體結構 | 12 | +| Half Pitch | — | 半間距 | 半间距 | 間距的一半 | 14 | +| Handler | — | 分類機 | 测试分选机 | 最終測試時搬運並分類封裝晶片的機台 | 22 | +| Hard Mask | — | 硬遮罩 | 硬掩模 | 比光阻更耐蝕刻的遮罩薄膜 | 5 | +| High Bandwidth Memory | HBM | 高頻寬記憶體 | 高带宽存储器 | 以 TSV 堆疊多顆 DRAM 的記憶體 | 13、21 | +| High Temperature Operating Life | HTOL | 高溫操作壽命測試 | 高温工作寿命测试 | 在高溫下長時間通電運作的可靠度測試 | 22 | +| High-k Metal Gate | HKMG | 高介電常數金屬閘極 | 高介电常数金属栅极 | 高介電常數絕緣層搭配金屬閘極的結構 | 11、12 | +| Highly Accelerated Stress Test | HAST | 高加速溫濕度測試 | 高加速应力测试 | 以高溫、高濕與加壓加速濕氣入侵的可靠度測試 | 22 | +| Hold | — | 扣留 | 扣留 | 暫停晶圓或機台的生產，現場直接說 Hold | 18 | +| Hot Carrier Injection | HCI | 熱載子注入 | 热载流子注入 | 高能量電子進入閘極絕緣層，造成電晶體老化 | 22 | +| Hot Lot | — | 急件 | 急件 | 被設定為優先生產的批次 | 1 | +| Hybrid Bonding | — | 混合鍵合 | 混合键合 | 銅接點與絕緣層同時直接接合的晶片堆疊技術 | 21 | +| Immersion Lithography | — | 浸潤式微影 | 浸没式光刻 | 在鏡頭與晶圓之間加水，提升解析能力 | 4 | +| Ingot | — | 晶棒 | 晶棒 | 長晶拉出的圓柱狀單晶矽 | 3 | +| Inner Spacer | — | 內側間隔物 | 内侧墙 | GAA 結構中隔開閘極與源極、汲極的內部絕緣層 | 12 | +| Inspection | — | 檢測 | 检测 | 在晶圓上尋找缺陷 | 15 | +| Integrated Device Manufacturer | IDM | 整合元件製造廠 | 集成器件制造商 | 自行設計、製造與銷售晶片的公司 | 0 | +| Interlock | — | 防呆 | 联锁（防错） | 讓錯誤操作無法發生的系統檢查規則 | 23 | +| Interposer | — | 中介層 | 中介层 | 連接多顆晶片與封裝基板的轉接板 | 21 | +| Ion Implantation | — | 離子佈植 | 离子注入 | 把雜質離子加速後射入矽中 | 7 | +| Isotropic | — | 等向 | 各向同性 | 往各方向速度相同的蝕刻 | 6 | +| Killer Defect | — | 致命缺陷 | 致命缺陷 | 會造成晶片失效的缺陷 | 15、16 | +| Known Good Die | KGD | 已知良好晶粒 | 已知良好裸片 | 經過測試確認良好的晶粒 | 19、21 | +| Leadframe | — | 導線架 | 引线框架 | 承載晶粒並提供外部接腳的金屬框架 | 20 | +| Lithography | — | 微影 | 光刻 | 用光把光罩圖形轉移到光阻上的製程，現場常叫黃光 | 4 | +| Load Port | — | 晶圓盒裝載埠 | 晶圆盒装载口 | 機台前方放置晶圓盒的平台 | 1 | +| Loading Effect | — | 負載效應 | 负载效应 | 圖形疏密不同，造成蝕刻速度不同 | 6 | +| Lot | — | 批 | 批 | 一起生產的一組晶圓，最多 25 片 | 0 | +| Lot History | — | 履歷 | 履历 | 晶圓經過的步驟、機台、時間與量測結果的完整紀錄 | 16、18、23 | +| Low Pressure CVD | LPCVD | 低壓化學氣相沉積 | 低压化学气相沉积 | 靠高溫提供能量、薄膜品質好的 CVD | 5 | +| Low-k Dielectric | Low-k | 低介電常數材料 | 低介电常数材料 | 用來降低導線之間干擾的絕緣材料 | 10 | +| Manufacturing Execution System | MES | 製造執行系統 | 制造执行系统 | 管理生產現場、記錄晶圓狀態與歷程的核心系統 | 23 | +| Mask / Reticle | — | 光罩 | 掩模版 | 帶有一層電路圖形的石英板 | 4 | +| Material Review Board | MRB | 物料審查會議 | 物料审查会议 | 跨部門判定不合格品處置方式的會議 | 18 | +| Mature Node | — | 成熟製程 | 成熟工艺 | 已量產多年、成本較低的製程世代 | 14 | +| Metal-Oxide-Semiconductor Field-Effect Transistor | MOSFET | 金屬氧化物半導體場效電晶體 | 金属氧化物半导体场效应晶体管 | 以閘極電壓控制通道導通的電晶體 | 2 | +| Metrology | — | 量測 | 测量 | 測量膜厚、線寬等具體數值 | 15 | +| Micro Bump | — | 微凸塊 | 微凸块 | 間距約數十微米的細小凸塊，用於晶片堆疊 | 13、21 | +| Middle of Line | MOL | 中段製程 | 中段工艺 | 把電晶體接到金屬層的階段 | 11 | +| Mini-environment | — | 迷你環境 | 微环境（迷你环境） | 只讓晶圓所在的小空間維持極高潔淨度的設計 | 1 | +| Minimum Metal Pitch | MMP | 最小金屬間距 | 最小金属间距 | 最密集那層金屬導線的間距 | 14 | +| Moisture Sensitivity Level | MSL | 濕度敏感等級 | 湿度敏感等级 | 依封裝對濕氣的敏感程度所做的分級 | 20 | +| Monitor Wafer | — | 控片 | 控片 | 用來檢查機台狀態的非產品晶圓 | 3 | +| Moore's Law | — | 摩爾定律 | 摩尔定律 | 晶片上的電晶體數量大約每兩年增加一倍的趨勢 | 2、14 | +| NAND Flash | — | NAND 快閃記憶體 | NAND 闪存 | 斷電後資料仍會保留的記憶體 | 13、24 | +| Nanosheet | — | 奈米片 | 纳米片 | GAA 電晶體中水平堆疊的薄片通道 | 12 | +| Native Oxide | — | 原生氧化層 | 原生氧化层 | 矽表面接觸空氣後自然長出的薄氧化層 | 5、9 | +| Notch | — | 晶圓缺口 | 晶圆缺口 | 晶圓邊緣標示方向的小缺口 | 3 | +| Optical Critical Dimension | OCD | 光學關鍵尺寸量測 | 光学关键尺寸测量 | 分析光的散射，搭配模型推算立體輪廓 | 15 | +| Optical Proximity Correction | OPC | 光學鄰近效應修正 | 光学邻近效应修正 | 修改光罩圖形，補償成像時的變形 | 4 | +| Out of Control | OOC | 超出管制界限 | 超出控制限 | 數據超出管制界限，代表製程出現異常訊號 | 17 | +| Out of Control Action Plan | OCAP | 異常處理計畫 | 异常处理计划 | 異常發生時事先規定好的處理步驟 | 18 | +| Out of Spec | OOS | 超出規格 | 超出规格 | 數據超出規格界限，代表產品不合格 | 17 | +| Outsourced Semiconductor Assembly and Test | OSAT | 封裝測試廠 | 封装测试厂 | 提供封裝與測試服務的公司 | 0 | +| Over Etch | — | 過度蝕刻 | 过度刻蚀 | 到達終點後再多蝕刻一點，確保材料清乾淨 | 6 | +| Overhead Hoist Transport | OHT | 天車 | 天车 | 在天花板軌道上搬運晶圓盒的設備 | 1 | +| Overlay | — | 疊對誤差 | 套刻误差 | 上下兩層圖形之間的對準誤差 | 4 | +| Particle | — | 微粒 | 微粒 | 落在晶圓上的微小顆粒，是最常見的缺陷來源 | 1、9 | +| Passivation | — | 保護層 | 钝化层 | 晶片最上方保護電路、只在焊墊處開口的絕緣層 | 11 | +| Photoresist | PR | 光阻 | 光刻胶 | 對光敏感、用來轉印圖形的材料 | 4 | +| Physical Vapor Deposition | PVD | 物理氣相沉積 | 物理气相沉积 | 以濺鍍等物理方式沉積薄膜 | 5 | +| Pitch | — | 間距 | 间距 | 重複圖形中一條線加上一個間隔的總寬度 | 14 | +| Plasma | — | 電漿 | 等离子体 | 被激發成離子、電子與活潑原子團混合的氣體 | 6 | +| Plasma-Enhanced CVD | PECVD | 電漿輔助化學氣相沉積 | 等离子体增强化学气相沉积 | 用電漿提供能量、可以在較低溫度進行的 CVD | 5 | +| PN Junction | — | PN 接面 | PN 结 | P 型與 N 型區域的交界 | 2 | +| Polysilicon | Poly | 多晶矽 | 多晶硅 | 由許多排列方向不同的小晶粒組成的矽 | 3、11 | +| Post-Exposure Bake | PEB | 曝後烤 | 曝光后烘烤 | 曝光後加熱，讓光阻的化學反應完成 | 4 | +| Predictive Maintenance | — | 預測性保養 | 预测性维护 | 從機台數據預測零件何時需要更換 | 23 | +| Preventive Maintenance | PM | 預防保養 | 预防性维护 | 定期停機保養機台 | 1 | +| Probe Card | — | 探針卡 | 探针卡 | 晶圓測試時接觸晶粒焊墊的探針組 | 19 | +| Prober | — | 針測機 | 探针台 | CP 測試時移動晶圓、讓探針對準晶粒的機台 | 19 | +| Process Capability Index | Cpk | 製程能力指標 | 过程能力指数 | 描述製程落在規格內的從容程度 | 17 | +| Process Design Kit | PDK | 製程設計套件 | 工艺设计套件 | 晶圓廠提供給設計者的設計規則與電性模型 | 14 | +| Process Node | — | 製程節點 | 工艺节点 | 代表某一代製程技術的名稱 | 14 | +| Product / Process Change Notification | PCN | 產品／製程變更通知 | 产品／工艺变更通知 | 通知客戶產品或製程的變更 | 18 | +| Queue Time | Q-Time | 等待時間限制 | 等待时间限制 | 兩個步驟之間允許等待的最長時間 | 9 | +| Rapid Thermal Anneal | RTA | 快速熱退火 | 快速热退火 | 在幾秒內完成的高溫退火 | 7 | +| Re-entrant Flow | — | 重複進入流程 | 重复进入流程 | 晶圓在流程中多次回到同一類機台的生產方式 | 11 | +| Recipe | — | 配方 | 配方 | 機台執行製程時使用的參數組合 | 0 | +| Redistribution Layer | RDL | 重佈線層 | 重布线层 | 把接點重新分佈到其他位置的導線層 | 21 | +| Redundancy Repair | — | 修補 | 修补 | 用備用電路取代壞掉的記憶單元 | 13、19 | +| Refresh | — | 刷新 | 刷新 | 定期重寫 DRAM 資料，避免電荷流失 | 13、24 | +| Release | — | 放行 | 放行 | 解除 Hold，讓晶圓繼續生產 | 18 | +| Reliability | — | 可靠度 | 可靠性 | 晶片在預定的使用條件下能正常工作多久 | 22 | +| Rework | — | 重工 | 返工 | 去除部分結果後重新製作 | 4、18 | +| Root Cause | — | 根本原因 | 根本原因 | 造成異常的最根本原因 | 18 | +| Route | — | 流程 | 流程 | 產品從頭到尾要經過的步驟與順序 | 0、11 | +| Row Hammer | — | — | 行锤效应 | 反覆存取 DRAM 的同一列，造成相鄰列的位元翻轉 | 24 | +| Run-to-Run Control | R2R | 批次間控制 | 批次间控制 | 根據量測結果自動調整下一批的製程參數 | 17 | +| Sacrificial Layer | — | 犧牲層 | 牺牲层 | 先做出來佔住位置、之後再移除的材料 | 12 | +| Sampling | — | 抽樣 | 抽样 | 只量測部分批次、晶圓或位置 | 15 | +| Scanner | — | 曝光機 | 曝光机 | 把光罩圖形縮小投影到晶圓上的機台 | 4 | +| Scrap | — | 報廢 | 报废 | 晶圓不再繼續生產 | 18 | +| Scribe Line | — | 切割道 | 切割道 | 晶粒之間預留給切割與測試鍵的區域 | 0、19 | +| Seasoning | — | 腔體調理 | 腔体调理 | 保養後先跑擋片，讓腔體狀態穩定 | 6 | +| SECS/GEM | — | 機台通訊標準 | 设备通信标准 | 機台與工廠系統之間的共同通訊標準 | 23 | +| Seed Layer | — | 晶種層 | 种子层 | 電鍍前先鋪的一層薄金屬，作為電鍍的起點 | 10 | +| Selectivity | — | 選擇比 | 选择比 | 目標材料與其他材料的蝕刻速度比 | 6 | +| Shallow Trench Isolation | STI | 淺溝槽隔離 | 浅沟槽隔离 | 以填滿絕緣材料的淺溝槽隔開元件 | 11 | +| Sheet Resistance | Rs | 片電阻 | 方块电阻 | 薄層的電阻值，反映摻雜或膜厚 | 7、15 | +| Short-Channel Effect | SCE | 短通道效應 | 短沟道效应 | 通道太短時閘極控制力下降、漏電增加 | 12 | +| Silicide | — | 金屬矽化物 | 金属硅化物 | 金屬與矽反應形成的低電阻化合物 | 11 | +| Silicon on Insulator | SOI | 絕緣層上覆矽 | 绝缘体上硅 | 薄矽層下方埋有絕緣層的晶圓 | 3 | +| SLC / MLC / TLC / QLC | — | 單層／多層／三層／四層式儲存單元 | 单级／多级／三级／四级存储单元 | NAND 每個記憶單元分別存 1、2、3、4 個位元 | 24 | +| Slurry | — | 研磨液 | 抛光液 | CMP 使用、含研磨顆粒與化學品的液體 | 8 | +| Soft Error | — | 軟錯誤 | 软错误 | 由輻射粒子等造成、非永久性的位元錯誤 | 24 | +| Source | — | 源極 | 源极 | 電晶體中電流流入的一端 | 2 | +| Spacer | — | 側壁間隔物 | 栅极侧墙 | 閘極兩側的絕緣結構 | 11 | +| Specification Limit | — | 規格界限 | 规格界限 | 產品要求的範圍，超出就代表不合格 | 17 | +| Split Lot | — | 分批實驗 | 分批实验 | 把同一批晶圓分組，使用不同條件的實驗 | 17 | +| Sputtering | — | 濺鍍 | 溅射 | 用離子撞擊靶材，沉積金屬薄膜 | 5 | +| Staircase | — | 階梯結構 | 阶梯结构 | 3D NAND 邊緣一階一階的結構，讓接觸窗分別接到每一層 | 13 | +| Static Random-Access Memory | SRAM | 靜態隨機存取記憶體 | 静态随机存储器 | 常被拿來比較製程密度的記憶單元 | 14 | +| Statistical Process Control | SPC | 統計製程管制 | 统计过程控制 | 以管制圖監控製程的穩定性 | 17 | +| Stealth Dicing | — | 隱形切割 | 隐形切割 | 用雷射在晶圓內部形成改質層，再讓晶粒分開 | 20 | +| Step Coverage | — | 階梯覆蓋 | 台阶覆盖率 | 薄膜在高低起伏表面上的覆蓋均勻度 | 5 | +| Stepping | — | 晶片版本 | 芯片版本 | 晶片修正設計後的版本代號 | 24 | +| Stocker | — | 倉儲 | 晶圆盒自动存储设备 | 暫時存放晶圓盒的自動倉庫 | 1 | +| Strained Silicon | — | 應變矽 | 应变硅 | 讓矽晶格輕微變形，使電子或電洞跑得更快 | 12 | +| System Level Test | SLT | 系統級測試 | 系统级测试 | 在接近實際產品的環境中測試晶片 | 22 | +| Target | — | 靶材 | 靶材 | PVD 濺鍍時被離子撞擊的材料來源 | 5 | +| Temperature Cycling | TC | 溫度循環 | 温度循环 | 反覆在高溫與低溫之間切換的可靠度測試 | 22 | +| Test Key | — | 測試鍵 | 测试结构 | 切割道上專供電性量測的測試結構 | 19 | +| Tester | — | 測試機 | 测试机 | 送出測試訊號並判斷晶片反應的機台 | 19、22 | +| Thermal Budget | — | 熱預算 | 热预算 | 晶圓在製程中經歷的高溫總量 | 7 | +| Thermal Oxidation | — | 熱氧化 | 热氧化 | 在高溫下讓矽表面長出氧化層 | 5 | +| Threshold Voltage | Vt | 臨界電壓 | 阈值电压 | 讓電晶體導通所需的最低閘極電壓 | 2、19 | +| Through-Silicon Via | TSV | 矽穿孔 | 硅通孔 | 垂直貫穿晶片的金屬導線 | 13、21 | +| Time-Dependent Dielectric Breakdown | TDDB | 時間相依介電崩潰 | 时间相关介质击穿 | 絕緣層長期承受電場後被擊穿 | 22 | +| Track-in / Track-out | — | 進站與出站 | 进站与出站 | 在系統上登記開始加工與完成加工 | 23 | +| Ultrapure Water | UPW | 超純水 | 超纯水 | 幾乎不含任何雜質的清洗用水 | 1、9 | +| Underfill | — | 底部填充 | 底部填充胶 | 填入覆晶晶粒與基板之間的膠材 | 20 | +| Via | — | 導通孔 | 通孔 | 連接上下兩層金屬的金屬孔 | 10 | +| Virtual Metrology | VM | 虛擬量測 | 虚拟测量 | 用機台加工時的數據推估量測結果 | 23 | +| Wafer | — | 晶圓 | 晶圆 | 用來製造晶片的圓形矽薄片 | 3 | +| Wafer Acceptance Test | WAT | 晶圓允收測試 | 晶圆验收测试 | 量測切割道上的測試鍵，確認製程結果 | 19 | +| Wafer ID | — | 晶圓編號 | 晶圆编号 | 雷射刻在晶圓上、用來追蹤每一片晶圓的編號 | 3 | +| Wafer Map | — | 晶圓圖 | 晶圆图 | 晶圓上每顆晶粒測試結果的分佈圖 | 16、19 | +| Wafer Start | — | 投片 | 投片 | 把空白晶圓投入生產 | 0 | +| Wafer-Level Packaging | WLP | 晶圓級封裝 | 晶圆级封装 | 直接在晶圓上完成封裝，尺寸接近晶粒本身 | 20 | +| Wear Leveling | — | 平均抹寫 | 磨损均衡 | 讓 NAND 各區塊磨損平均的韌體技術 | 24 | +| Well | — | 井 | 井 | 為了做出 NMOS 或 PMOS 而摻雜的區域 | 2、11 | +| Wet Etch | — | 濕蝕刻 | 湿法刻蚀 | 用化學溶液進行的蝕刻 | 6 | +| Wire Bonding | — | 打線接合 | 引线键合 | 用細金屬線連接晶粒與封裝 | 20 | +| Word Line | — | 字元線 | 字线 | 記憶陣列中控制記憶單元開關的導線 | 13 | +| Work in Process | WIP | 在製品 | 在制品 | 還在生產線上、尚未完成的晶圓 | 1 | +| Yield | — | 良率 | 良率 | 好產品占全部產品的比例 | 16 | +| Yield Learning Curve | — | 良率學習曲線 | 良率学习曲线 | 新製程良率隨時間逐步爬升的過程 | 16 | ---